EDA_常见实例源程序代码vhdl.doc

第4章 用VHDL程序实现常用逻辑电路 ----FileName:fq_divider.vhd----该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率----事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字---------------------------------------------------------------------------LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fq_divider ISgeneric(n:integer:=60000);PORT(CLK,reset: IN STD_LOGIC;CLK_OUT:buffer STD_LOGIC);END;ARCHITECTURE A OF fq_divider ISSIGNAL CNT1,CNT2:integer:=0;SIGNAL OUTTEMP:STD_LOGIC;SIGNAL LOUT:STD_LOGIC;SIGNAL OUT3:STD_LOGIC:=0;BEGINP1:PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN IF CNT1=n-1 THEN CNT1=0;ELSE CNT1=CNT1+1; END IF;END IF;END PROCESS P1;P2:PROCESS(CLK)BEGINIF CLKEVENT AND CLK=0 THENIF CNT2=n-1 THEN CNT2=0; ELSE  CNT2=CNT2+1; END IF;END IF;END PROCESS P2;P3:PROCESS(CNT1,CNT2 )BEGINif ((n mod 2)=1) thenIF CNT1=1 THEN IF CNT2=0 THENOUTTEMP=1; ELSE OUTTEMP=0; END IF; ELSIF CNT1=(n+1)/2 THENIF CNT2=(n+1)/2 THEN OUTTEMP=1; ELSE OUTTEMP=0; END IF; ELSE  OUTTEMP=0; END IF; else if cnt1=1 thenouttemp=1; elsif (cnt1=(n/2+1)) then outtemp=1;else outtemp=0; end if;end if;END PROCESS P3;P4:PROCESS(OUTTEMP,clk,reset)BEGINif reset=0 then clk_out=clk;elsif ((n/=2) and (n/=1)) thenIF OUTTEMPEVENT AND OUTTEMP=1 THENCLK_OUT=NOT CLK_OUT;END IF;elsif (n=2) then if(clkevent and clk=1)thenclk_out=not clk_out; end if;else clk_out=clk;end if;END PROCESS P4;END A; 4.1 组合逻辑电路设计 4.1.1 基本逻辑门 library ieee; use iee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; architecture a of jbm is begin f1=a and b; --构成与门 f2=a or b; --构成或门 f=not a; --构成非门 f3=a nand b; --构成与非门 f4=a nor b; --构成异或门 f5=not(a xor b); --构成异或非门即同门 end; 4.1.2 三态门 library ieee; use ieee.std_logic_1164.all; entity tri_s is port(enable: in std_logic; datain: in std_logic_vector(7 downto 0); dataout: out std_logic_vector(7 downto0)); end tri_s; ar