数字逻辑课件第6章节计数器.pptVIP

000 001 010 011 100 Q2Q1Q0 画出完全状态图，实用性分析。 111 101 110 引起受控电路的误动作？ 000 001 010 011 100 Q2Q1Q0 其余状态 采用Verilog HDL建模 module M5_counter ( clk, q ) ; input clk ; output [2:0] q ; reg [2:0] q ; always @ (negedge clk) case (q) 3’b000 : q = 3’b001 ; 3’b001 : q = 3’b010 ; 3’b010 : q = 3’b011 ; 3’b011 : q = 3’b100 ; 3’b100 : q = 3’b000 ; default : q = 3’b000 ; endcase endmodule 与状态转移表存在某种对应关系。 同学可到实验室完成仿真！ 例4：建立多种编码十进制计数器的状态图。 十进制计数器状态图 S0 S9 S1 S2 S3 S4