1.计算机组成原理项目--运算器的设计概述.pptxVIP

计算机组成原理项目----运算器的设计;一. 运算器的设计——无符号数的加法/减法;1位二进制数全加器FA、全减器FS推导;A;FA、FS、GP_circuit_4、Carry_ahead_4的设计;项目创建中应用VHDL文件设计器件;FA器件的设计——用VHDL Files设计 library ieee; use ieee.std_logic_1164.all; entity FA_wjm013 is port(A_wjm013,B_wjm013,C_in_wjm013:in std_logic; S_out_wjm013,C_out_wjm013:out std_logic); end FA_wjm013; architecture one of FA_wjm013 is begin S_out_wjm013=A_wjm013 xor B_wjm013 xor C_in_wjm013; C_out_wjm013=(A_wjm013 and B_wjm013)or((A_wjm013 or B_wjm013)and C_in_wjm013); end one;;FS器件设计——用VHDL Files设计 library ieee; use ieee.std_logic_1164.all; entity FS_wjm013 is port(A_wjm013,B_wjm013,B_in_wjm013:in std_logic; S_out_wjm013,B_out_wjm013:out std_logic); end FS_wjm013; architecture one of FS_wjm013 is begin S_out_wjm013=(A_wjm013) xor B_wjm013 xor B_in_wjm013; B_out_wjm013=((not A_wjm013) and B_wjm013)or(((not A_wjm013) or B_wjm013)and B_in_wjm013); end one;;4/8位无符号二进制数并行加法器;;同理，可以推导出C7、C11、C15的逻辑表达式 ;4位无符号二进制数加法 FA_4bits_unsign.bdf;4位无符号二进制数加法器设计前的准备;FA_4bits_unsign的设计;FA_8bits_unsign的设计;4位无符号二进制数加法，FA_4bits_unsign.bsf;4/8位无符号二进制数并行减法器的推导与设计;全减器FS;借位产生/传播电路：GP_B_circuit_4;四位超前借位电路：Borrow_ahead_4;4位无符号二进制数减法的设计;4位无符号二进制数减法器 FS_4bits_unsign.bdf;项目FS_4bits_unsign必须包含的底层器件文件;FS_8bits_unsign的设计;4位无符号二进制数减法，FS_4bits_unsign.bsf;;二. 运算器的设计——补码符号数的加法/减法;8位补码二进制数的加法运算器设计：FA_8bits_sign;FA_8bits_sign.bdf;设定 输入值;8位补码二进制数的减法运算器设计：FS_8bits_sign;FA_8bits_sign.bdf;设定 输入值;三. 运算器的设计——无符号数的乘法; a3b0 a2b0 a1b0 a0b0;;library ieee; use ieee.std_logic_1164.all; entity multiply_4bits_wujm013 is port(A_wujm013,B_wujm013:in std_logic_vector(3 downto 0); P_wujm013:out std_logic_vector(7 downto 0); ZF_wujm013:out std_logic); end multiply_4bits_wujm013; architecture one of multiply_4bits_wujm013 is component FA_wjm013 port(A_wjm013,B_wjm013,C_in_wjm013:in std_logic; S_out_wjm013,C_out_wjm013:out std_logic); --end component FA_wjm013; end component; signal S1_wujm013:std_logic_vector(1 downto 0); signal C1_wujm013:std_logic_vector(2 downto 0); signal S2_wujm