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  ISE 建立工程步骤详解 FPGA 设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计 实现、添加约束、布线后仿真和下载、调试等主要步骤。一般的 FPGA 逻辑设计 时只需要用到 ISE 设计工具，下面通过一个最简单的“LED 流水灯”实例，具体讲解 ISE 设计工具的使用，并介绍基于 ISE 的 FPGA 设计基本流程： 第1步. 新建一个工程  双击 ISE 桌面的快捷方式图标： 或开始→所有程序→Xilinx ISE Design Suite 12.4→ISE Design Tools 中打开 Project Navigator。打开如下界面 我们需要新建一个工程，因此点击 New Project。如果是之前已经建好了工 程，那么我们就可以选择 Open Project。同时在下方列出了最近使用过的项目， 我们也可以通过双击进行打开。 可以看到下图所示的新建工程向导。 然后在 Name 中输输入项目名名称，软件件会同时在在 Locatioon 和 worrking Direectory 中新新建一个与与项目名一一样的文件件夹来存放该项目的所所有文件。。在 Loccation 中选选择我们项目目存放的路路径， 因为我们们使用的是 Verilog HHDL 语言 ，因此 Source type 类型我们选选择 HDL ，这里我我们使用 VVerilog 模块块作为顶层层输入，所所以选 HDLL。输入工程程名 led__water ，选择存放在 D:\LAB 下下后出现下图图对话框。点击 Nexxt。 第2步. 工程预设设置  这一步，主要设置 FPGA 器件件型号，速速度等级，综综合工具和和仿真工具的的选 择 ，，其余的一一般默认即可可。器件大大类（Prodduct Categoory ）中有ALL 、民用用级 Genneral Purpose、工业级级 Automotiive、军用级级 Military//Hi-Reliabillity、航空防防辐 射级级 Radiationn Tolerant 五个选项 ，这里选择择默认的 ALLL。 芯片型号选选择开发板板所用的 spartan6 XC66SLX9 ，封装装 TQG1444 ，速度等级级-2 如果果你使用的的是其他的板板子，请根根据实际情况况选择。 综合工具选选择 ISE 自自带的 XSTT ，这里综综合工具和仿仿真工具都都可以选择第第三 方的的工具，如常用的 SyynplifyPro 和和 Modelsiim。 Verilog 标标准的选择择 ， ISE 默默认选是 VHHDL ‐93 ，，也可以把它改成 VHHDL ‐2200X ，英文文VHDL ‐2200X 标准覆盖范围比比 VHDL ‐ VHDL ‐2200X 93 广泛， 的有有些关键字字在 VHDL ‐93 中不能能识别。 点点下一步。 该窗口会会显示新建工工程的概要要 ，核对无误误后点击 FFinish 完成成工程创建。 第3步. 新加入HHDL 源文文件  上一步完完成后出现新新建的工程程界面 区域 1 用用来管理项项目包含的各各种文件；区域 2 用来来控制项目目的进程，综综合 /编译译、布局布布线、生成 bit 文件等等等；区域 3 是代码显显示区；区域 4 是信息息显 示区区和控制台台 ，用来显示示运行过程程中的各种详详细信息，Tcl 命令输输入等 在上图的区区域 1 中单单击右键，新建 veril