Verilog HDL黑金资料FPGA.pdf

VerilogHDL的礼物 -VerilogHDL 扫盲文 1 笔者博客 :/akuei2 黑金动力社区 ： VerilogHDL的礼物 -VerilogHDL 扫盲文 2 目录 目录 02 第0章 VERILOG HDL语言扫盲文 03 0.01 各种的HDL语言 03 0.02 HDL语言的层次 03 0.03 RTL级和组合逻辑级 04 0.04 VERILOG HDL语言真的那么难掌握？ 05 0.05 高级语言和VERILOG HDL语言的区别 06 0.06 什么是VERILOG HDL语言的时序？ 07 0.07 VERILOG HDL的综合语言 08 0.08 关于参考书和笔者的笔记 13 0.09 不要带偏见去学习VERILOG HDL语言 14 0.10 单文件主义 15 0.11 VERILOG HDL语言结构简介 17 0.12 VERILOG HDL语言使用规则（方法）简介 19 0.13 认识RTL级设计（建模） 23 0.14 过渡中，沉住气！朋友！ 25 总结 26 笔者博客 :/akuei2 黑金动力社区 ： VerilogHDL的礼物 -VerilogHDL 扫盲文 3 第0章：VerilogHDL扫盲文 会翻开这本笔记的读者，估计你们都受够了参考书的“权威”，即使把厚厚的参考书都 啃完了，发觉自己对VerilogHDL语言的理解还是“迷迷糊糊”。呵呵，笔者也是过来人， 笔者当然清楚这样的心情，那种感觉真的是想“涅破了蛋蛋”。当读者还没有进入正章 之前，笔者有责任帮读者们来个简单的扫盲扫盲。扫盲的目的有许多，第一是更进一步 刷新读者对 VerilogHDL语言的认识。第二则是可以清楚表达笔记所要讨论的范围。 0.1 各种的HDL 语言 很多进入FPGA 世界不久得朋友，第一个要学习当然是 HDL 语言，在网上流行的有 Verilog 和 VDL 这两个HDL语言。如果读者是 VDLHDL 语言的爱好者，那么读者可 以立即把这本笔记关了。在笔者的眼中 VDL 太石板了，好像带着三角眼睛的中年女老 师，对男学生都要求和尚头；对女生的裙字一定要长裙，这就是 VDL 给笔者的印象。 笔者不是说它不好，只是笔者嫌它麻烦而已。反之 Verilog 却像是一个活泼而且爱捣蛋 的小男孩，我们知道小男孩的思想很简单却很俏皮，我们要很难捉拿它。 网上有一个很常见的问题：“学习VDLHDL 好？还是学习 VerilogHDL 好？”... 唉~ 朋友，很多问题的答案都是明显的。笔者会很好客的说：“来来来！VerilogHDL 很有趣 也很好玩，不要理那个石板的 VDLHDL”。 “为什么笔记选择VerilogHDL语言？” 嗯 ... 这个问题笔者也很难回答，笔者是被特权同学带入这个世界的。当时学习的时候 没有考虑那么多，但是后来发现到 VerilogHDL 语言有太多的潜能了，笔者不小心就陷 入研究它的陷阱了。VerilogHDL 语言的语法和格式都比较随便，它没有 VDLHDL语 言那么严谨，可能是这个原因吧？事实上选择 VDLHDL语言 也好，还是选择 Verilog HDL 语言也好，都是一些萝卜青菜的问题（各有所爱）。笔者自身不喜欢受限制太多， 故 VerilogHDL 语言和笔记意气相投，所以笔者最终还是选择了它。 0.2 HDL 语言的层次 有一个很好笑的话题，老师常常都说 HDL语言的层次是汇编语言和C语言的之间。假 设汇编语言是低级语言，C语言是高级语言，那么HDL语言既是不上又不小？啊哈哈 哈，如果站在人类之中它亦是不男也不女。我们不需要为这个无聊的话题，浪费太多思 考的时间。HDL 语言的英文全名是 Hardware Description Language ，中文译名就是硬 件描述语言。事实上无论是汇编语言也