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EDA 技术实用教程 第 12 章 系统仿真 12.1 仿真 12.2 VHDL源程序仿真 12.2 VHDL源程序仿真 12.2 VHDL源程序仿真 12.3 仿真激励信号的产生 12.3 仿真激励信号的产生 12.3 仿真激励信号的产生 12.3 仿真激励信号的产生 12.3 仿真激励信号的产生 12.3 仿真激励信号的产生 12.4 VHDL测试基准 12.4 VHDL测试基准 12.4 VHDL测试基准 12.5 VHDL系统级仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.6 使用ModelSim进行仿真 12.7 VHDL的RTL表述 12.7 VHDL的RTL表述 12.7 VHDL的RTL表述 KX康芯科技 图12-12 时钟与复位信号生成 12.5 VHDL系统级仿真 KX康芯科技 12.5 VHDL系统级仿真 12.7.1 行为描述 【例12-10】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY cunter_up IS PORT( reset, clock : IN STD_LOGIC; counter : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END; ARCHITECTURE behv of cunter_up IS SIGNAL cnt_ff: UNSIGNED(7 DOWNTO 0); BEGIN PROCESS (clock,reset,cnt_ff) BEGIN IF reset=1 THEN cnt_ff = X00 ; ELSIF (clock=1 AND clockEVENT) THEN cnt_ff = cnt_ff + 1 ; END IF; END PROCESS; counter = STD_LOGIC_VECTOR(cnt_ff); END ARCHITECTURE behv ； KX康芯科技 12.5 VHDL系统级仿真 12.7.1 行为描述 【例12-11】 MODULE counter_up Clock ,reset, PIN ; Counter7..counter0 PIN ISTYPE COM ; Cnt_ff7..cnt_ff0 NODE ISTYPE REG ; Counter = [counter7..counter0]; Cnt = [cnt_ff7..cnt_ff0]; EQUATIONS Cnt.CLK = clock ; Cnt.AR = reset ; Cnt := cnt.FB + 1 ; Counter = cnt ; END counter_up * * KX康芯科技 仿真也称模拟（Simulation） 是对电路设计的一种间接的检测方法，是利用计算机对整个硬件系统进行模拟检测，但却可以不接触具体的硬件系统。 KX康芯科技 图12-1 VHDL仿真流程 KX康芯科技 【例12-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and1 IS PORT(aaa,bbb : IN STD_LOGIC; ccc: OUT STD_LOGIC); END and1; ARCHITECTURE one OF and1 IS BEGIN ccc = aaa AND bbb; END; KX康芯科技 【例12-2】 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY TRIBUF_and1 IS GENERIC ( ttri: TIME := 1 ns; ttxz: TIME := 1 ns; ttzx: TIME :=