VHDL课件 第4节.ppt

第4章VHDL语言构造体的描述方式 4.1 构造体的行为描述方式 4.2 构造体的寄存器传输(RTL)描述方式 4.3 构造体的结构描述方式 习题 VHDL的结构体具体描述整个设计实体的逻辑功能，对于所希望的电路功能行为，可以在结构体中用不同的语句类型和描述方式来表达，即对于相同的逻辑行为，可以有不同的语句表达方式。 对硬件系统进行描述，可以采用3种描述方式，即行为描述方式、寄存器传输(或数据流)描述方式和结构化的描述方式。这3种描述方式从不同的角度对硬件系统进行行为和功能的描述。在当前情况下，采用后两种描述方式的VHDL语言程序可以进行逻辑综合，而采用行为描述的VHDL语言程序，大部分只用于系统仿真，少数的也可以进行逻辑综合。 在实际应用中，为了能兼顾整个设计的功能、资源、性能几方面的因素，通常混合使用这三种描述方式。 [例4—1] ENTITY and2 1S PORT( a，b：IN BIT； c：OUT BIT )； END and2； ARCHITECTURE and2_behav OF and2 1S BEGIN C = a AND b AFTER 5 ns； END and2_behav； LIBRARY IEEE； USE IEEE．STD_LOGIC_1164．ALL； USE IEEE．STD_LOGIC_UNSIGNED．ALL； ENTITY mux4 1S PORT(i0，i1，i2，i3，a，b：IN STD_LOGIC； q：OUT STD—LOGIC)； END mux4； ARCHITECTURE behav OF mux4 1S SIGNAL sel：INTEGER； BEGIN WITH sel SELECT q ＝ i0 AFTER 10 ns WHEN 0， i1 AFTER 10 ns WHEN 1， i2 AFTER 10 ns WHEN 2， i3 AFTER 10 ns WHEN 3， ’X’AFTER 10 ns WHEN OTHERS； sel ＝0 WHEN a＝’0’AND b＝’0’ ELSE 1 WHEN a＝’1’AND b＝’0’ ELSE 2 WHEN a＝’0’AND b＝’1’ ELSE 3 WHEN a＝’1’AND b＝’1’ ELSE 4； END behav； 第一个图分析： 当一个系统或器件，它的输入信号变化周期小于系统或器件的惯性(或惯性延时)时，其输出将保持不变。 第二个图分析： 当有10ns的脉冲波形输入时，经20ns传输延时以后，在输出端产生10ns的脉冲波形。也就是说，输出端的信号除延时规定时间外，将完全复现输入端的输入波形，而不管输入波形的形状和宽窄如何。 4.2 构造体的寄存器传输(RTL)描述方式 采用行为描述方式的VHDL语言程序，在一般情况下只能用于行为层次的仿真，而不能进行逻辑综合。对于用行为描述方式的VHDL语言程序只有改写为 RTL描述方式才能进行逻辑综合，也就是说RTL描述方式才是真正可以进行逻辑综合的描述方式。RTL描述方式也称为数据流描述方式。 4.2.1 RTL描述方式的特点 RTL描述方式，是一种明确规定寄存器描述的方法。由于