CMOS电路中ESD保护结构设计.docVIP

CMOS电路中ESD保护结构的设计 1 引言 静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。 2 ESD的测试方法 ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。一般的商用芯片，要求能够通过2kV静电电压的HBM检测。对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I／O引脚会进行以下六种测试： 1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空； 2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空； 3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空； 4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空； 5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空； 6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。 VDD引脚只需进行(1)(2)项测试 3 ESD保护原理 ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。这条电路通路还需要有很好的工作稳定性，能在ESD发生时陕速响应，而且还不能对芯片正常工作电路有影响。 4 CMOS电路ESD保护结构的设计 根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是： 1) 引脚焊块(PAD)到VSS的低阻放电通路 2) VSS到PAD的低阻放电通路 3) PAD到VDD的低阻放电通路 4) VDD到PAD的低阻放电通路 5) PAD受到正向ESD放电时，PAD到PAD的通路 6) PAD受到负向ESD放电时，PAD到PAD的通路 7) VDD与VSS之间的电流通路。 大部分的ESD电流来自电路外部，(CMD模型除外，它是基于已带电的器件通过管脚与地接触时，发生对地放电引起器件失效而建立的)，ESD保护电路一般设计在PAD旁，输入输出(I／O，Input／Out-put)电路内部。典型的I／O电路示意图如图2，它的工作电路由两部分组成：输出驱动(Output Driver)和输入接收器(Input Receiver)。ESD通过PAD导入芯片内部，因此I／O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I／O，就是与PAD相连的输出驱动和输入接收器。根据对ESD低阻放电通路的要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路电压。而在这两部分正常上作时，不影响电路的正常工作。 图3是加入ESD电流通路的I／O电路，在图3所列的所有器件中，HBM模式下输出驱动上的NMOS管是最容易受损坏的。因此下面会对输出驱动中NMOS管的ESD低阻旁路给出比较详细的介绍。 ●PS模式下PAD、VSS之间的ESD低阻旁路 每一个I／O引脚电路中都应建立一个PAD到VSS的ESD保护电路(图4)。 常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅(SCR)等。由于MOS管与CMOS工艺兼容性好，我们常采用MOS管构造保护电路。 CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管，如图5(a)所示。这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS(GGNMOS，Gate Gr