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中 南 大 学 题 目： 流水线 CPU 设计 课题名称： EDA 课程设计报告 指导老师： 张俊 学 号： 0903130323 姓 名： 胡慧 目录 摘要3 一、课程设计目的4 二、课程设计要求4 三、体系机构设计5 3.1 5 段流水线设计5 3.2 设计步骤5 3.3 流水 CPU 指令集 11 四、仿真结果12 五、心得体会14 参考文献15 附录（代码）16 摘要 本次课程设计基于 EDA ，通过 quartus II 软件，学习了解流水CPU 的内部 结构及工作原理，通过自顶向下的设计方法设计了 5 级流水 CPU 并进行仿真。 本设计将 CPU 分为取址令阶段（IA、IF ）、译址令阶段（DC ）、指令执行阶 段（EX ）和数据回写阶段（WB ）。根据精简指令集对流水 CPU 进行体系结构设 计并进行 RTL 编码。 由于使用到了五级流水，我打算将整个部分分成五个模块，用于处理各个时期系 统将做的工作，其中每个模块块代表一个时间周期的寄存器及其逻辑器件，模块 之间使用相对应的控制相连接。 最 后 通 过 使 用 multisim10.1d 仿 真 各 个 组 件 通 过 ， 并 使 用 quartus ii 完成连线并仿真。得到想要的结果 关键词：流水 CPU ；EDA ；RTL ；精简指令集 一、课程设计目的 掌握硬件描述语言 Verilog HDL 的语法及设计技巧，了解 Quartus II 软件的 应用，学习 Quartus II 环境下设计 CPU 的基本过程；掌握 CPU 设计代码的含 义以及 CPU 的工作原理；了解 CPU 与内存 RAM 间的连接数据的传输过程； 学习硬件流水线的工作原理及设计技巧；掌握 RTL 代码的仿真验证技术。 融会贯通课堂讲授内容，通过知识的综合运用，加深对计算机系统各模块的工作 原理及相互联系的认识。 学习设计和调试计算机的基本步骤和 方法，提高使用软件仿真工具和集成 电路的基本技能。培养科学研究的独立工作能力，取得工程设计与组装调试的实 践和经验。 二、课程设计要求 1、理解指令集定义，进行硬件体系结构设计，画出 RISC 处理器的体系结构图 （指令集见instruction set.doc) 。 2 、使用硬件描述语言 Verilog HDL 完成 RISC 处理器的 RTL 设计。 3、参考给出的 RISC_test.v ，搭建测试模块；为每条指令编写基本测试代码，转 换为二进制文件，利用 ModelSim 仿真验证是否每条指令都能正确执行；编写完 整的测试代码（确保包含所有指令），验证处理器的正确执行。 4 、利用 QuartusII 进行综合编译，确认 RISC 处理器的最大工作主频。 5、添加外设，进行 FPGA 设计，并通过 FPGA 实验平台进行验证（选做）。 6、课程设计分组进行，各自提交课程设计报告。 三、体系机构设计 3.1 5 段流水线设计 3.2 设计步骤 • 3.2.1 数据通路的设计 – 数据流向 • 存储器 Instruction Memory, Data Memory， • 寄存器堆栈 Register