第2章节 逻辑电路元器件.pptVIP

PLA(可编程逻辑阵列) PLA(可编程逻辑阵列) PAL(可编程阵列逻辑) 与阵列固定，或阵列可编程 或阵列固定，与阵列可编程 阵列的编程 有的PLD芯片含有数千个可编程开关，人工指定每一个开关的状态是不现实的，所以只能使用EDA工具来实现这个目的。 那些支持PLD器件的EDA工具，能够自动产生对PLD器件中每一个开关的编程信息。运行EDA工具的计算机通过导线与专用的编程单元连接。当用户完成了电路设计，EDA工具就会产生一个编程文件，它规定了PLD器件中每一个开关的状态，用于正确地实现用户设计的电路。PLD器件被放置在编程器中，计算机系统把编程文件传送到编程器中。编程器中的芯片进入特定的编程模式，芯片中每一个开关被配置合适的状态，即转化为烧断熔丝的操作。 CPLD(复杂可编程逻辑器件) CPLD主要由逻辑功能块、可编程互连通道和I/O三部分构成。集成规模较大的CPLD大都采用分区阵列结构，即将整个器件分成若干的区。有的区包含I/O及规模较小的与或阵列和宏单元，相当于一个小规模的PLD；有的区则只是完成某些特定逻辑功能。各区之间通过可编程互联通道连接。 CPLD(复杂可编程逻辑器件) CPLD(复杂可编程逻辑器件) 一般来说规模较大的CPLD支持在线可编程技术（ISP），CPLD芯片所在的印制电路板上焊有一个小的连接器，用一根电缆把连接器和计算机系统连接起来。EDA系统产生的编程信息通过JTAG（Joint Test Action Group）端口电缆和连接器到达CPLD芯片，从而实现对CPLD的编程。 一旦CPLD器件被编程后，它的编程状态就能保持不变，即使断电也不会丢失，这种性质叫非易失性编程。 PLD的实现 物理实现（以EEPROM为例） 逻辑变换（根据器件变换成需要的逻辑） FPGA FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑块（Configurable Logic Block，CLB）、输入输出块（I/O）、连线和开关（Interconnect）三个部分。 小型查找表（Look Up Table，LUT） 与传统逻辑电路和门阵列（如PAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用LUT来实现组合逻辑，LUT本质上就是一个RAM。 FPGA的实现 SRAM基本存储单元 静态随机存取存储器（Static Random Access Memory，SRAM）是实现FPGA可编程开关的主要元件。 一个SRAM单元不仅用于储存查找表（LUT）所表示的真值表中的一个值，还可以被用来配置FPGA中的连接线及开关。 一个典型的存储单元由6个MOS管组成 WL为字线，即地址线；BL为数据线 ASIC(专用集成电路) 全定制设计需要设计者完成所有电路的设计（不使用现有库单元），对集成电路中所有的元器件进行精工细作。这种方法可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性，灵活性好但开发效率低下，成本十分昂贵。 半定制设计使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择，设计者可以较方便地完成系统设计。 和FPGA不同，ASIC设计时用户需要介入芯片的布局布线和工艺问题。半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。 作业 1 2 4 5 10 11 ?2011 张功萱、顾一禾、王晓峰修订 第二章 逻辑电路元器件 2.1 晶体管开关原理 2.2 NMOS逻辑门 2.3 CMOS逻辑门 2.4 晶体管逻辑电路的性质 2.5 缓冲器、传输门和三态门 2.6 正逻辑与负逻辑 2.7 74系列标准芯片 2.8 可编程逻辑器件 2.9 专用集成电路 电平的高低 电平值在Gnd和V0，max之间时表示低电平，符号V0，max低电平中的最高电平，小于它的电平被视作“低”。 在V1，min和VDD之间的电平值为高电平，符号Vl，min高电平的最低电平，即高于它的电平被视作“高”。 V0，max和V1，min的精确值取决于所采用的技术，其典型值是：V0，max是VDD的40％，而Vl，min是VDD的60％。 2.1 晶体管开关原理 常见的二极管即可实现简单的开关功能。 目前最流行的用于实现简单开关的晶体管是金属氧化物场效应晶体管（MOS）：N沟道晶体管（NMOS）和P沟道晶体管（PMOS） NMOS PMOS 2.2 NMOS逻辑门 非门 电阻R外面加虚线框，表示电阻R是用晶体管实现的 2.2 NMOS逻辑门 与非门 或非门 2.3 CMOS逻辑门 无论输入是高是低，电路中都没有电流通过，没有静态功耗 驱动管T2为NMOS管,负载管 T1为PMOS管,此图为CMOS反相器