Altera学习之Transceiver篇2 Transcever Clocking in Cycone V.pdf

TransceiverClockingin CycloneV -无情剑客(QQ:282094986) 这里主要讲述的就是对应在CycloneVFPGA 中Transceiver Clocking 的一个架构。 上图中，对应Transceivers 对应就是硬核部分，对应FPGAFabric 就是我们要实现控制 部分。上图就是一个大概时钟架构预览。 在figure2-1 中，首先看到了需要一个input Reference Clock。对应先讲述InputReference Clock部分。 对应Input ReferenceClock就是提供给transceiver 中的CMUPLL或者CDRPLL 的一个 参考时钟输入。对应这个输入的来源可以选择如下，并对应比较一个选择源的Jitter 性能。 对应上表中是可选择作为Transceiver 的参考时钟输入。对应Jitter 性能，是Dedicated refclkpin 输入的时钟最好。对应fPLL输入的时钟抖动性能最差。 而对应上表中两项，Generic CLK pin （全局时钟管脚）输入的时钟以及对应 Core clock network。如FPGA 内部输入的全局时钟网络，或者区域时钟网络都是不能作为Transceiver 的参考时钟输入的。 下面先讲述对应Dedicatedrefclkpin 作为Transceiver 的参考时钟。 对应Dedicatedrefclkpin，在cycloneV 的每个Bank（对应一个Bank具有三个Transceiver Channel）有一个Dedicated PIN。 对应Dedicated refclk PIN直接连接到Channel 1或者Channel4 的ChannelPLL上。因此， 对应Channel 1和Channel4 是具有最好的时钟质量。 对应Dedicatedrefclk PIN 输入的时钟频率范围具体参考CycloneVDatasheet。这里只做 一个简述。 对应下图Figure 2-2对应展示dedicated refclk pin连接到对应transceiver Channels上。从图中看出，对应dedicatedrefclkpin是直接连接到channel1 和channel 4的。而对应其他channel是通过Reference Clock Network连接过 去的。对应图中N表示为器件一边具有多少个Bank，也就是多少个3channel的 transcevier数目。 对应讲述使用Dual-Purpose Rx/refclkPIN 对应作为Transceiver 的参考时钟输入。 当对应Channel 不作为Recevier 使用的时候，可以利用其 Rx differential pair 作为 Transceiver 的参考时钟输入 （这个时候只有Transmitter 了）。对应时钟通过Rx 引脚上输入， 连接到Rx clockNetwork 连接到对应器件一边的所有Channels 上。这里要注意，对应一个 bank 上的3个Rx differntialpair，在作为参考时钟输入时候，仅能选择一个路作为参考时钟 输入。对应Figure2-3图就是对应在采用Rx differentpair作为Transceiver 的参考时钟结构图： 注意： 1，对应一个Rx differentialpair 作为transceiver 的参考时钟，可驱动器件的一个边上所 有channels. 2，对应Rx differentialpair 对作为transceiver 的参考时钟管脚，如果和refclk 管脚是同 一个管脚，不能切换其为refclk 功能。 最后讲述通过fPLL作为Transceiver 的参考时钟输入情况： 不支持一个参考时钟级联fPLL再作为Transceiver 的参考时钟 （意思是：一个已经作为 某一个channel 的参考时钟输入过来通过fPLL 再作为另外一个channel 的参考时钟？）。对 应一个fPLL可支持作为一个Bank 的三个Channel 的输入参考时钟。fPLL输出的时钟连接 到fPLLcascade clock network 连接到Transceiver 的Channel 上，fPLL 可通过连接到fPLL cascadeclockne