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ASIC第三章
Chapter 3
ASIC Library Design
引言
ASIC库是ASIC设计的基础。在ASIC设计
过程中，我们常常要与不同类型的ASIC
库打交道。
库单元的特性对整个ASIC设计的性能有
非常重要的影响。
讨论ASIC库设计的相关知识，为在后续
的ASIC设计中有效地使用ASIC库打下基
础。
2
Outlines
§3.1 Logic Cell Delay
§3.2 Logical Effort
§3.3 Logical Area
§3.4 Power Dissipation
§3.5 Library-Cell Design
Gate-Arry Design
Standard-Cell Design
3
§3.1 Logic Cell Delay
逻辑单元的延迟是由晶体管电阻、晶体管寄
生电容以及负载电容产生的。
CMOS反相器
1
( ) ln(
t R C C + )
f pd p out 0.35
( ≈Rpd ) Cp +Cout
1
t R (C C + ) ln( )
r pu p out 0.35
( ≈Rpu) Cp +Cout
4
CMOS反相器的延时
1 1
t R (C C + ) ln( )
t R C( C + ) ln( )
f pd p out r pu p out 0.35
0.35
( ≈Rpd ) Cp +Cout ( ≈Rpu) Cp +Cout
t kR C +kR C t kR C +kR C
f pd p pd out r pu p pu out
α
t =+ C t =+ C
α
f 0 n out r 0 p out
k: 是一个常数，与下降时间定义的电压值有关；
tf0 、tr0 : 零负载延时，完全由反相器的参数决定；
C
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