第一单元：基本单元电路.ppt

* * 分布RC模型——树结构-Elmore延时模型 推导一个具有数目众多电容和电阻电路的正确波形变得非常复杂以至没有求解的可能，可采用Elmore延时模型进行快速估算 RC树，具有如下性质： （1）只有一个输入节点 （2）电容在节点和地之间 （3）无电路回路 Elmore延时：假设这一网络的N个节点中的每一个都被放电至地，并且在t=0时在节点s上加一个阶跃输入，于是，在节点i处的Elmore延时为： 无分支的RC链（梯形链）： 在节点i处的Elmore延时为： * RC-Models 集总和分布RC网络的阶跃响应比较 第四章 基本单元电路 MOS反相器 CMOS组合逻辑门 1、CMOS 反相器的 VTC 图5 由图5.4(VDD=2.5V)推导出的CMOS反相器的VTC V in 0.5 1 1.5 2 2.5 NMOS res PMOS off NMOS sat PMOS sat NMOS off PMOS res NMOS sat PMOS res NMOS res PMOS sat Vout 2.5 2 1.5 1 0.5 所有工作点不是在高输出电平就是在低输出电平上 2、反相器的开关阈值(VM) (Vin=Vout) 即VGS=VDS PMOS: sat NMOS: sat 怎样得到 VM? 求解VM的情形是电源电压足够高，所以这两个器件可被假设为都处于速度饱和，同时忽略沟长调制效应 针对长沟道器件或低电源电压的反相器开关阈值 两种情况 开关阈值VM定义为Vin = Vout的点 开关阈值(VM) 比值r:PMOS和NMOS相对驱动强度的比 当VDD值较大时： 开关阈值VM定义为Vin = Vout的点(在此区域由于VDS = VGS ，PMOS和NMOS总是饱和的) 开关阈值取决于比值r，它是PMOS和NMOS管相对驱动强度的比 一般希望VM = VDD/2 (可以使高低噪声容限具有相近的值)，为此要求 r ? 1 设计技术：使噪声容限最大 在设计静态CMOS电路时，建议使得PMOS部分比NMOS部分宽以均衡晶体管的驱动强度。所要求的宽度比见公式(5.5) 最大化噪声容限 得到对称的特性 3、反相器的噪声容限 1 0 0 1 开关阀值 VIL-VOL: Low noise margin VOH-VIH: High noise margin 噪声容限 根据定义，VIH和VIL是dVout/dVin = -1(= 增益)时反相器的工作点 结论：在过渡区有较高的增益是我们所希望的 图9 对VTC进行逐段线性近似简化了VIL和VIH的推导 VOH Vout VOL Vin VM VIL VIH 过渡区的宽度近似为一段增益等于开关阀值VM处的增益g与VOH、VOL的交点，误差很小 4、 再谈稳定性 器件参数变化 器件尺寸的变化只是引起开关阈值的平移 0 0.5 1 1.5 2 2.5 0 0.5 1 1.5 2 2.5 Vin(V) Vout(V) Good PMOS Bad NMOS Good NMOS Bad PMOS Nominal “ 好” 的MOS 管： 沟道较短、较宽 栅氧较薄、器件阈值较低 5 CMOS反相器的性能：动态特性 计算电容值 Cw CDB2 CDB1 CGD12 CG4 CG3 本征MOS晶体管电容 外部MOS晶体管(扇出)电容 连线电容 Vout2 Vin Vout Vout Vin M2 M1 M4 M3 Vout2 CL * 传播延时与电源电压的关系 假设忽略沟长调制系数，并且电源电压VDD》VTn+VDSATn/2 当电源电压足够高时，延时与电源电压无关 提高电源电压可以降低延时，即可用功耗换取性能。 电压过高会引起可 靠性问题（氧化层 击穿、热电子等） 设计技术----减小一个门的传播延时 减小CL 门本身的内部扩散电容 漏扩散区的面积越小越好 互连线电容 扇出电容 增加晶体管的W/L比 设计者手中最有力和最有效的性能优化工具 注意自载效应! – 一旦本征电容(即扩散电容)开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助，只是加大了门的面积 提高VDD 用能量损耗来换取性能 增加电源电压超过一定程度后改善就会非常有限 对可靠性的考虑迫使在DSM工艺中对VDD要规定严格的上限 传播延时表达式 当导线电容可以忽略时, 当导线电容占主导时,应取较大的值 这一分析结果是当以对称性和噪声容限为代价时，较小的器件尺寸得到较快的设计 尺寸相同时电阻比 例5.6 确定以相同门为负载的CMOS反相器的尺寸 图18 CMOS反相器的传播延时与PMOS对NM