Verilog-HDL-如何编写TESTBENCH.pdf

主要内容 Verilog对验证的支持 系统函数和系统任务 如何编写模块的TESTBENCH 08:29 2 系统任务和系统函数 是Verilog中预先定义好的，用于调试和编译 预处理的任务或函数。 以$开头，用于控制和检测仿真模拟过程 主要有： （1）用于获取仿真时间的系统函数 （2）支持文本输出（检测信号、显示信号）的 系统任务 （3）用于文件输入、输出操作的系统任务 （4）用于暂停和退出仿真的系统任务 （5）用于产生随机数的系统任务 08:29 3 获取当前仿真时间的系统函数 $time，$realtime，$stime：返回当前仿真时 间。 $time返回一个64位的整数时间值， $realtime返回的结果是实数时间值,是更为精确的 仿真时间 $stime返回一个32位整数时间值。（对大于232 的 时间，返回模232 的值。使用它可以节省显示及打 印空间。） 这些函数的返回值使用调用模块中`timescale 定义的模块仿真时间尺度为单位 08:29 4 例 ..\..\verilog_example\Dec2x4.v ..\..\verilog_example\Dec_Test.v # At time 0, input is 0,0,0, output is,xxxx # At time 4, input is 0,0,0, output is,1111 # At time 10, input is 0,0,1, output is,1111 # At time 13, input is 0,0,1, output is,0111 # At time 20, input is 1,0,1, output is,0111 # At time 23, input is 1,0,1, output is,0101 # At time 26, input is 1,0,1, output is,1101 # At time 30, input is 1,1,1, output is,1101 # At time 33, input is 1,1,1, output is,1100 # At time 36, input is 1,1,1, output is,1110 # At time 40, input is 0,1,1, output is,1110 # At time 44, input is 0,1,1, output is,1011 # At time 50, input is 0,0,1, output is,1011 # At time 54, input is 0,0,1, output is,0111 08:29 5 Verilog支持的文本输出的系统任务 显示任务：用于仿真模拟期间显示信息。 $display $write $strobe $monitor 08:29 6 $display $display输出参数列表中信号的当前值。 语