Vivado使用简介150908.pdf

Vivado 使用入门 简介: 一个典型的，用 Vivado 进行数字逻辑电路设计的过程包括：创建模块，创 建用户约束文件，创建Vivado 工程，插入创建的模块，声明创建的约束文件，随 意地运行动作的仿真，对创建的模块进行综合，执行设计，产生位文件，最后将 文件下载到硬件上验证设计的正确性等步骤。 Figure 1. A typical design flow 完成一个实际电路的实例 一、新建工程 步骤如下： 1 打开Vivado Start All Programs Xilinx Design Tools Vivado 2013.3 Vivado 2013.3 或双 击桌面 图标，显示如下界面： “Creating New Project”：建立新工程导航，用于建立各种类型的工程。 “Open Project”：打开一个已有的工程。 “Open Example Project”:打开示例工程。 “Documentation and Tutorials”:文件夹和说明书。可以打开Xilinx使用说明书和部 分设计数据。 “User Guide”：打开Vivado用户指南。 “Quick Take Videos”：打开Xilinx视频说明书。 2 点击 “Create New Project”，开始新建工程向导。弹出下图 点击 “Next”，进入设置此次所建项目的名称对话框。第一次实验前，请为本课 程所有的项目新建一个文件夹，如 “digital” ，以后所有本课程相关项目均放在 此文件夹下，在 “project location”栏选择此文件夹。接着，为本项目取名，如 “tutorial01” ，勾选“Create Project Subdirectory”，在当前目录下为本工程新建一 个同工程名的子目录，保存工程所有数据文件。 注意：工程名称和存储路径中不能出现中文和空格，建议工程名称和路径名称 都是以字母开头，由字母、数字、下划线来组成。 点击“Next”。进入工程类型界面，指明工程类型，这一步定义了工程源文件的 类型。选择“RTL Project” 。 勾选“Do not specify sources at this time”，勾选该选 项是为了跳过在新建工程的过程中添加设计源文件的过程。 点击 “Next”。进行目标器件的选择，根据实验平台选择相应的FPGA器件。本实 验使用的是Xilinx公司的Nexys4开发板，此开发板上的FPGA为Artix-7系列芯片， 即 “Family”和 “Subfamily”均为Artix-7，封装形式 “Package”为csg324，速度等 级 “Speed grade”为-1，温度等级 “Temp Grade”为C 。在出现的两个器件中，选 择xc7a100tcsg324-1的器件。 注：实验室也提供zedboard 的开发板，如果选用的是zedboard 的开发板，此开发 板上的FPGA为Zynq-7000系列芯片，即“Family”和“Subfamily”均为Zynq-7000， 封装形式“Package”为clg484，速度等级“Speed grade”为-1. 点击 “Next” 。进入新建工程总结界面，确认相关信息与设计所用的FPGA器件信 息是否一致，一致请点击“Finish” ，不一致，请返回上一步修改。 完成后，进入空白的Vivado工程界面，如图，完成新建工程过程。 二、输入设计文件 1、如下图所示，点击Flow Navigator下的Project Manager-Add Sources或中间 Sources 中的Add Sources对话框，打开添加设计文件对话框。 2、选择“Add or Create Design Sources” ，用来添加或新建Verilog或VHDL源文 件。 点击“Next”。如果有已经写好的.v/.vhd文件，可以通过 “Add Files”一项添加。 在这里，我们要新建文件，所以选择 “Create File”这一项。 4 、在“File Type” 中选择Verilog，在“Create Source File” 中“File Name”栏 输入你为该工程取的顶层实体文件名，这里我们取名为 “tutorial” 。文件名可以 和工程名一样，也可以不一样。注意：件名称以字母开头，由字母、数字、下 划线来组成，不能出现中文和空格，不能以数字开头。 如