Volume 3 ：Chapter 8. SDRAM 控制器子系统.pdf

8. SDRAM控制器子系统 November 2012 cv_54008-1.1 cv_54008-1.1 ® - 硬核处理器系统(HPS) SDRAM控制器子系统为ARM Cortex™ A9 微处理器单元(MPU)子 系统的外部 SDRAM、level 3 (L3) 互联和 FPGA 架构提供有效访问。SDRAM 控制器提供 FPGA 架构和HPS 之间的接口。接口接受高级微控制器总线体系结构 (AMBA®) 高级可扩 ® - 展接口 (AXI ™ ) 和 Avalon 存储器映射的 (Avalon MM) 传输，将那些命令转换成 SDRAM 的正确命令，并且管理 SDRAM 访问的详细信息。 SDRAM 控制器子系统的功能 SDRAM 控制器子系统具有以下功能： ■ 支持双数据速率 2 (DDR2)、DDR3 和低功耗 DDR2 (LPDDR2) SDRAM ■ 用户可配置的时序参数 ■ 高达 4 Gb 密度部件 ■ 两个片选 - - ■ 集成的错误纠正代码 (ECC)、24 和 40 bit 宽度 ■ 用户可配置的存储器宽度为 8、16、16+ECC、32、32+ECC ■ 命令重新排序 (look-ahead bank 管理 ) ■ 数据重新排序 ( 无序传输 ) ■ 对于关闭页或有条件打开页访问，基于每端口的用户可控制的 bank 原则 ■ 具有绝对和相对优先级调度的用户可配置的优先级支持 ■ 通过使用 Avalon-MM 和 AXI 接口，高达 6 个端口和 256 位宽的数据宽度的灵活的 FPGA 架构接口配置 ■ 功耗管理支持自刷新、部分阵列自刷新 (PASR)、关断和LPDDR2 深度关断 SDRAM 控制器子系统结构图和系统集成 SDRAM 控制器子系统连接MPU 子系统、L3 互联的主开关和 FPGA 架构。存储器接口包含 SDRAM 控制器、物理层 (PHY)、控制和状态寄存器 (CSR) 以及它们相关的接口。 © 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registe