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基于FPGA 的典型开发系统设计实例--函数信号发生器 落潇整理 2013/11/26 开篇：如果你还没有硬件平台，那么Quartus 软件仿真也可以完成你的梦想。 1． 功能描述 利用 GW48-CK 实验开发系统设计一个函数信号发生器, 要求能够输出三角波、方 波、梯形波、阶梯波等波形，可通过按键选择输出不同波形。 2． 设计思路 函数信号发生器的原理框图如图1 所示。FPGA 芯片选用ACEX 1K30TC144-3, D/A 选用8 位数模转换器DAC0832 ，滤波器采用有源滤波，GW48-CK 实验开发系统选择模 式5 。 FPGA D/A 芯片 滤波器 图1 多波形函数信号发生器原理框图 3．系统程序设计 首先采用VHDL 语言分别编写锯齿波（斜降）、三角波、锯齿波（斜升）、阶梯波 （上升）、正弦波、方波、梯形波、双阶梯波以及八选一数据选择器的程序，各程序如下： 3.1 锯齿波（斜降）程序 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY dcrs IS PORT (clk,reset: IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END dcrs; ARCHITECTURE behave OF dcrs IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0); BEGIN IF reset=0THEN tmp: ELSIF clkEVENT AND clk=1THEN IF tmpHEN Tmp: ELSE tmp:=tmp-1; END IF; END IF; q=tmp; END PROCESS; END behave; 3.2 三角波程序 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY delta IS PORT (clk,reset: IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END delta; ARCHITECTURE behave OF delta IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0); VARIABLE a: STD_LOGIC; BEGIN IF reset=0THEN tmp: 155 ELSIF clkEVENT AND clk=1THEN IF a=0THEN IF tmp