超大规模集成电路7.Sequential Logic.pdf

超大规模集成电路基础 Fundamental of VLSI 第七章 时序逻辑 时序逻辑电路 电路的输出不仅取决于当前的输入值，也取决 于原先的输入值 时序逻辑电路 时序电路的时间参数 建立时间：t su 维持时间：thold 寄存器最大传播延时：t c-q 污染延时：tcd 时序逻辑电路 时序电路的时间参数 时序电路正确工作所需要的最小延时T T ≥t +t +t c-q plogic su 寄存器维持时间约束 t +t ≥t cdregister cdlogic hold 时序逻辑电路 存储单元分类 前台存储器与后台存储器 静态存储器与动态存储器 锁存器与寄存器 静态锁存器和寄存器 双稳态原理 利用再生性 信号可以“无限”保持 对扰动不敏感 静态锁存器和寄存器 状态切换 切断反馈环路 多路开关型锁存器 触发强度超过反馈环 在输入端加上一个更强的触发信号，使稳态电路进行 状态切换 静态锁存器和寄存器 多路开关型锁存器 静态锁存器和寄存器 主从边沿触发寄存器 静态锁存器和寄存器 多路开关型主从寄存器的时序特性 静态锁存器和寄存器 减少时钟负载的静态主从寄存器 减少时钟驱动门的数目 导致有比电路 反向传导影响 静态锁存器和寄存器 非理想时钟信号 CLK 和 CLK 存在同时为高电平和低电平的时间 时钟重叠期主从锁存器同时导通 寄存器内部节点A处于不稳定状态 静态锁存器和寄存器 两相不重叠时钟 CLK 和 CLK 不存在同时为高电平的时间 静态锁存器和寄存器 静态SR触发器 NOR代替双稳态电路中的反相器 静态锁存器和寄存器 CMOS时钟SR触发器 用时钟同步SR触发器 静态锁存器和寄存器 D触发器 动态锁存器和寄存器 动态边沿触发寄存器 中间节点状态需要周期刷新 8个晶体管 寄存器传播延时：t = t + t + t c-q I1 T2 I3 受时钟重叠影响 动态锁存器和寄存器 动态边沿触发寄存器的时钟重叠影响考虑 1-1重叠 确保充分的输入维持时间 tholdtoverlap1-1 0-0重叠 t = t + t + t overlap0-0 T1 I1 T2 动态锁存器和寄存器 2 时钟控制CMOS寄存器（C MOS） 对时钟重叠不敏感的正沿触发器 动态锁存器和寄存器 2 时钟控制CMOS寄存器（C MOS） 动态锁存器和寄存器 2 基于C MOS