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2018-06-07 发布于天津
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基于并行前缀结构的十进制加法器设计.pdf

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基于并行前缀结构的十进制加法器设计

２０１６２９６年第卷第期 · 协议算法及仿真ＥｌｅｃｔｒｏｎｉｃＳｃｉ＆Ｔｅｃｈ／Ｊｕｎ１５，２０１６ｄｏｉ：１０１６１８０／ｊｃｎｋｉｉｓｓｎ１００７－７８２０２０１６０６００６基于并行前缀结构的十进制加法器设计，王书敏崔晓平（，２１１１００）南京航空航天大学电子信息工程学院江苏南京　　ＢＣＤ，摘要针对硬件实现码十进制加法需要处理无效码的问题设计了一种基于并行前缀结构的十进制加法。６，，６，６器该十进制加法器依据预先加配合二进制加法求中间和然后再减修正的算法并将减修正步骤整合到重新设６，。ＶｅｒｉｌｏｇＨＤＬ计的减修正进位选择加法器中充分利用并行前缀结构大幅提高了电路运算的并行度采用对加法器进ＤｅｓｉｇｎＣｏｍｐｉｌｅｒ，３２，６４，１２８０．５６ｎｓ，０．６１ｎｓ，行实现并利用进行综合得到设计的位位位的十进制加法器的延时分别为２２２０．７１ｎｓ，１３１０ｍ，２６８１ｍ，５４８５ｍ。面积分别为 μ μ μ 　；；６关键词十进制加法并行前缀结构减修正进位选择加法器＋中图分类号　ＴＰ３３２２１　　文献标识码　Ａ　　文章编号　１００７－７８２０（２０１６）０６－０１９－０４ＤｅｓｉｇｎｏｆＤｅｃｉｍａｌＡｄｄｅｒＢａｓｅｄｏｎＰａｒａｌｌｅｌＰｒｅｆｉｘＳｔｒｕｃｔｕｒｅＷＡＮＧＳｈｕｍｉｎ，ＣＵＩＸｉａｏｐｉｎｇ（ＣｏｌｌｅｇｅｏｆＥｌｅｃｔｒｏｎｉｃａｎｄＩｎｆｏｒｍａｔｉｏｎＥｎｇｉｎｅｅｒｉｎｇ，ＮａｎｊｉｎｇＵｎｉｖｅｒｓｉｔｙｏｆＡｅｒｏｎａｕｔｉｃｓ＆Ａｓｔｒｏｎａｕｔｉｃｓ，Ｎａｎｊｉｎｇ２１００１６，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ　ＡｉｍｉｎｇａｔｔｈｅｐｒｏｂｌｅｍｔｈａｔｔｈｅｈａｒｄｗａｒｅｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆｔｈｅＢＣＤｃｏｄｅｄｅｃｉｍａｌａｄｄｉｔｉｏｎｒｅｑｕｉｒｅｓｔｈｅｐｒｏｃｅｓｓｉｎｇｏｆｉｎｖａｌｉｄｃｏｄｅ，ａｎｅｗｄｅｃｉｍａｌａｄｄｅｒｂａｓｅｄｏｎｔｈｅｐａｒａｌｌｅｌｐｒｅｆｉｘｓｔｒｕｃｔｕｒｅｉｓｄｅｓｉｇｎｅｄ．ＴｈｅｐｒｏｐｏｓｅｄｄｅｃｉｍａｌａｄｄｅｒｂａｓｅｄｏｎｔｈｅａｌｇｏｒｉｔｈｍｏｆａｄｄｉｎｇｓｉｘｔｏｅａｃｈＢＣＤｄｉｇｉｔｏｆｏｎｅｏｐｅｒａｎｄｐｒｉｏｒｔｏｐｅｒｆｏｒｍｉｎｇｂｉｎａｒｙａｄｄｉ ｔｉｏｎａｎｄｔｈｅｎｓｕｂｔｒａｃｔｓｉｘａｇａｉｎｉｆａｃａｒｒｙｏｕｔｏｆｔｈｅｄｉｇｉｔｉｓｎｏｔｏｃｃｕｒ．Ｔｈｅｐａｒａｌｌｅｌｉｓｍｏｆｃｉｒｃｕｉｔｏ