课件第2章 8086CPU结构.pptVIP

溢出：是第7位和第6位进位的异或，为1则溢出，为0则不溢出 同号操作数相减，因为单个不会超出范围，则结果肯定不会超出范围。最极端的情况，比如最小的0(补码-最大的127=-127，(-1)-(-128)=127，这里不能是0-(-128)，因为0与-128不是同号数。 3AH=58D 无符号数的范围是：255，而294255，所以范围外 CLD是置DF为0的指令，STD是置DF为1的指令。 寄存器 好比 cpu内部的几个放数据的盒子,以ax bx….名称表示; 存储器好比 cpu外部的排列整齐的许多放数据的盒子,每个盒子用序号( 或说是地址)来表示. 寄存器 好比 cpu内部的几个放数据的盒子,以ax bx….名称表示; 存储器好比 cpu外部的排列整齐的许多放数据的盒子,每个盒子用序号( 或说是地址)来表示. 寄存器 好比 cpu内部的几个放数据的盒子,以ax bx….名称表示; 存储器好比 cpu外部的排列整齐的许多放数据的盒子,每个盒子用序号( 或说是地址)来表示. 寄存器 好比 cpu内部的几个放数据的盒子,以ax bx….名称表示; 存储器好比 cpu外部的排列整齐的许多放数据的盒子,每个盒子用序号( 或说是地址)来表示. 2. (引脚32)：读控制，三态，输出，低有效 RD=0时，CPU将要执行一个对M或I／O端口的读操作。 对内存单元还是对I/O端口读取数据，取决于 (8086) 信号。 在一个读操作的总线周期中，RD信号在T2、T3和Tw状态均为低电平，以保证CPU读有效。 在系统总线“保持响应”期间，RD被浮空。 * 2.3.2 8086微处理器外部基本引脚 3. （引脚22）“准备好”信号，输入，高有效 由所寻址的M或端口发出 READY=1时，表示所寻址的M或I/O设备已准备就绪，马上就可进行一次数据传输。 CPU在每个总线周期的T3状态开始对READY信号采样。 READY=0，表示M或I/O设备尚未准备就绪，则CPU在T3状态之后自动插入一个或几个等待状态Tw，直到READY变为高电平，进入T4状态，完成数据传送过程。 * 2.3.2 8086微处理器外部基本引脚 4. （引脚23）：等待测试信号，输入，低有效 当CPU执行WAIT指令时，进入空转的等待状态，且每隔5个时钟周期对该线的输入进行一次测试； 若TEST=1时，CPU将停止取下条指令而继续处于等待状态，重复执行WAIT指令，直至TEST=0时，等待状态结束，CPU才继续往下执行被暂停的指令。 等待期间允许外部中断。 * 2.3.2 8086微处理器外部基本引脚 5. （引脚18）：可屏蔽中断请求，输入，高有效 INTR=1时，表示外设提出了中断请求，8086／8088在每个指令周期的最后一个T状态去采样此信号。 若IF=1，CPU响应中断，停止执行当前的指令序列，并转去执行中断服务程序。 * 6. （引脚17）非屏蔽中断请求，输入，上升沿触发 此请求不受IF状态的影响，也不能用软件屏蔽，只要此信号一出现，CPU就会在现行指令结束后引起中断。 2.3.2 8086微处理器外部基本引脚 7. （引脚21）复位信号，输入，高有效 与8284A（时钟发生/驱动器）的复位输出端相连； 8086/8088要求复位脉冲宽度不得小于4个时钟周期，而初次接通电源时所引起的复位，则要求维持的高电平不能小于50μs； * 复位后，CPU的主程序流程恢复到启动时的循环待命初始状态 。 2.3.2 8086微处理器外部基本引脚 * 8. （引脚19）系统时钟，输入 通常与8284A时钟发生器的时钟输出端CLK相连，该时钟信号的低／高之比常采用2∶1(占空度为1／3)。 2.3.2 8086微处理器外部基本引脚 其他控制线(24～31引脚)：8个 这些控制线的功能，根据方式控制线（引脚33）MN／MX所处的状态而确定。 MN／MX=1 ，8086／8088工作于最小方式(MN)，全部控制信号由CPU本身提供。 MN／MX=0 ，8086／8088工作于最大方式(MX)， 控制信号由8288总线控制器提供。 * 2.3.2 8086微处理器外部基本引脚 2.4 8086微处理器的存储器组织 * 2.4.1　存储器地址空间和数据存储格式 1. 物理存储器和地址空间 物理存储器: 指实际存在的具体的存储器芯片 存储器的地址空间: 存储器的地址范围,也称为寻址空间 若有32位地址线,则寻址空间为232=4GB 2. 8086存储器的组织及寻址 有20位地址线,则寻址空间为220=1MB 可寻址的地址范围为 00000H～0FFFFFH