FPGA单脉冲发生器.docVIP

西安邮电学院 FPGA硬件课程设计报告 题 目： 可编程的单脉冲发生器 系部专业： 计算机系微电子 班 级： 微电子0603 学生姓名： 李欢乐 学 号： 导师姓名：刘镇弢 起止时间：09年6月15日至09年6月26日 09年 6 月 26 日 一、选题说明： 可编程单脉冲发生器是一种脉冲宽度可编程的信号发生器，其输出为TTL电平。在输入按键的控制下，产生单次的脉冲，脉冲的宽度由8位的输入数据控制（以下称之为脉宽参数）。由于是8位的脉宽参数，故可以产生255种宽度的单次脉冲。clr的控制下置入脉宽data，在输入按键key，产生单次的脉冲pulse，脉冲的宽度由位的输入数据控制（以下称之为脉宽参数）。clk_50M系统功能描述(1)分频模块：输入为总的时钟50M,经过分频以后变为100HZ。 (2)延时模块在复位脉冲有效。(3)计数模块脉宽参数端接受8位的数据，经数据预置端装载脉宽参数，在计数允许端有效后便开始计数。该计数器设计成为减法计数的模式，当其计数到0时，输出端由高电平变为低电平。便可得到单脉冲的输出。系统功能描述时序关系可编程单脉冲发生器的操作过程是：(1) 预置脉宽参数。(2) 按下复位键，初始化系统。(3) 按下启动键，发出单脉冲。　　以上三步可用三个按键来完成。但是，由于目标板已确定，故考虑在复位键按下后，经过延时自动产生预置脉宽参数的动作。启动键，发出单脉冲clk clr load 3.流程图的设计　　根据时序关系，可以做出图所示的流程图。　　在系统复位后，经一定的延时产生一个预置脉冲，用来预置脉宽参数。按键有效　　 四、验证方案： 1.验证方案的设计： ①分频模块的设计： 分频模块的代码： module div(clk_50M,clk);//模块名及端口的定义,到endmodule。 input clk_50M;//输入端口的定义。 output clk;//输出端口的定义。 reg [31：0] a=32‘d0;//定义内部寄存器并赋初值。 reg clk=0;//给输出赋初值。 always@(posedge clk_50M) begin if(a==32d500000)//判断计数器是不是记到了500000 begin a=32d0;// 计数器记到了500000清零。 clk=~clk; // 输出脉冲取反 end// 结束。 else a=a+1;// 计数器没有记到了500000自加。 end//结束always块。 endmodule//结束分频模块。 分频模块的仿真结果： 在验证的时候设计了一个8分频。 有波形图可以看出clk_50M经过8个周期后clk取反，实现了8分频，验证了自己的设计。 ②延时模块的设计： 延时模块的代码： module dely(clk,clr,load); //模块名及端口的定义,endmodule。 input clk,clr; //输入端口的定义。 output load; //输出端口的定义。 reg [2:0] counta; //延时计数器。 reg load;//输出。 always@(posedge clk or negedge clr) begin if(!clr) // 当clr为低电平时 begin counta=5;//清零。 load=0; end//结束清零。 else // 当clr为高电平时计数器减一。 begin counta=counta-8d1; if(counta==8d0)//计数器减到零时，进行复位输出load为高 begin counta=8d0; load=1;// 输出load为高。 end end end endmodule //结束延时模块。 延时模块的仿真结果： 从波形图可以看出当clr为高电平，且时钟的上升沿到来的时候，延时5个时钟周期后输出load为高电平。 ③计数模块的设计： 计数模块代码： module count(clk,data,clr,load,pulse,key);//模块名定义。 input clk,clr,load,key;//输入端口的定义。 input[7:0] data;// mai kuan de ding yi output pulse;//输出的定义。 reg puls