数字电子钟(实训选做项).docVIP

广东水利电力技术学院 实训实验报告 可调数字电子钟 课 程 名 可编程逻辑器件应用 实验项目名称 可调数字电子钟 学 生 班 级 12电子2班 学 生 姓 名 许 炎 庆 指 导 老 师 龚 兰 芳 2013年 05 月 19 日 前言 课堂上老师叫我们实验的基本步骤及基本思路，然后我们应用所学知识自己编程序，再测试程序，最后下载在下载板。动手去实验它，亲手把那个看起来颇为复杂的东西给弄个明白，才能更加深刻的将知识印入脑中，有利加强学生个人的动手能力。同时使学生能熟练掌握一种EDA软件（MAXPLUS2或QUARTUS2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。 目录 实验目的与要求 2.实验方案设计及其原理 3.硬件要求 4.设计步骤 5.源程序和下载结果 6.实验结果分析 7.实验收获和体验， 实验要求 具有时、分、秒计数显示功能，以二十四小时循环计时。 具有清零，使能，调节小时、分钟的功能。 实验目的： 掌握六十进制，二十四进制计数器的设计方法。 掌握用元件例化语句实现多位计数器相连的设计方法。 掌握多位共阳数码管动态扫描显示驱动及编码、译码。 进一步熟悉EDA的VHDL的程序设计方法，熟练所学课程一些基本常用的软件，如此次的Quartus II，实操该软件的基本操作，学习掌握VHDL的描述方法，进一步掌握应用EDA常用工具进行组合逻辑电路的设计、分析、仿真等技巧。同时 使自己能够编码程序，理解并学会。 实验设计方案及原理 在同一cpld芯片上集成如下电路模块： 1）、时钟计数，秒……60进制计数器； 2）、分……60进制计数器； 3）、时……24进制计数器。 整个计数器要有清零、使能、调时、调分功能。 4）6位8段数码管动态扫描显示时、分、秒。 5）实现方法：当秒计数到58时给分一个进位信号；当分计数到58且秒计数到58时给时一个进位信号；从而实现电子钟计数。 三、硬件要求 主芯片EPM240T100C5，4个开关，6个数码管。 四、设计步骤 首先对输入的脉冲clk进行多级分频，让有不同的频率，然后再用1hz左右的脉冲进行计数器计数，用1000hz左右的脉冲进行位扫描，在通过译码、控制器等进程完成编译，最后测试，下载，再通过下载板看到结果 五、 源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity dy is port( clk,en,clr:in std_logic; --en为保持 dian:out std_logic; --点 fmq:out std_logic; --蜂鸣器输出 setmin,sethour:in std_logic; --调时，调分按钮 wei:out std_logic_vector(5 downto 0); --数码管位 y:out std_logic_vector(6 downto 0) --数码管段选 ); end; architecture one of dy is signal clkmin,clkhour:std_logic; --调时调分信号 signal j1,j2:std_logic; --时，分进位信号 signal fmqxh:std_logic; --蜂鸣器信号 signal count:integer range 0 to 5; --用于位扫描 signal s:std_logic_vector(6 downto 0); --数码管段选，y=s signal data:std_logic_vector(3 downto 0); --把a,b,c,d,e,f的值赋值给data，用于译码 signal a,b,c,d,e,f:std_logic_vector(3 downto 0); --用于组成时，分，秒 signal clk_1h,clk_1k:std_logic; --脉冲 begin process(clk) variable cnt1:integer range 0 to 250; --1000hz分频 variable cnt2:integer range 0 to 100; begin if clkevent and clk=1