锁 相 技 术 第7章.pdf

第7章 数字锁相环 第7章 数字锁相环 第1节 全数字环概述 第2节位同步数字环实例 第3节 ZC1—DPLL 的原理与性能 第4节单片集成全数字锁相环 《锁相技术》 第7章 数字锁相环 第1节 全数字环概述 一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式，样式不同对环 路性能有很大影响。 《锁相技术》 第7章 数字锁相环 图7-1 数字锁相环一般组成 《锁相技术》 第7章 数字锁相环 1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器，其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。 2. 奈奎斯特型数字锁相环(NR—DPLL)在输入信号进 入数字鉴相器之前，先以奈奎斯特速率( 固定速率的时钟 脉冲)进行抽样，然后再与本地受控时钟信号进行数字相 乘，产生数字式相位误差。 《锁相技术》 第7章 数字锁相环 3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样，非零的实际抽 样值大小就反映着相位误差，用该相位误差来调节本 地时钟信号的相位。 4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相 位，根据相位的超前或滞后输出相应的超前或滞后脉 冲，用变换成加脉冲或减脉冲,对应地调节本地时钟相 位。 《锁相技术》 第7章 数字锁相环 二、数字环部件电路与原理 下面介绍上述4类数字环中比较典型的部件电路及 其工作原理。 1. 数字鉴相器 (1)触发器型鉴相器。图7-2是该型鉴相器的组成示 意图。当检测到输入信号正向过零点时，触发器置 “1” ，而本地参考信号的正向过零点使触发器置“0”复 位。 《锁相技术》 第7章 数字锁相环 图7-2 触发器型鉴相器 《锁相技术》 第7章 数字锁相环 (2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。 《锁相技术》 第7章 数字锁相环 图7-3 奈奎斯特速率抽样鉴相器 《锁相技术》 第7章 数字锁相环 (3) 过零取样鉴相器。这种鉴相器有两种形式，一 种是正过零点取样，如图7-5所示。这种正过零点取样 鉴相器是所有数字鉴相器中最简单的,而且易于实现。 另一种则在正负过零点都取样，如图7-6所示。 《锁相技术》 第7章 数字锁相环 图7-4 用于FM解调的NR-DPLL组成方案 《锁相技术》 第7章 数字锁相环 图7-5 正过零取样鉴相器 《锁相技术》 第7章 数字锁相环 图7-6 双向过零取样鉴相器 《锁相技术》 第7章 数字锁相环 (4)超前滞后取样鉴相器。图7-7是用一个简单二元 鉴相器表示的这种鉴相器。通过输入信号与本地参考 信号(或受控钟脉冲信号)之间比相,形成超前或滞后脉 冲输出。超前脉冲意味着本地参考信号相位落后, θ＞