哈工大计算机-VHDL作业.pdf

10.1组合逻辑的控制单元的实现 一、实验目的： 按照题目要求用硬布线 （组合逻辑）控制法设计一个简单模型机的控制单元CU （微操作信 号产生电路），决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和 逻辑图，设计仿真数据，用VHDL编程和仿真。 二、逻辑设计： 主要元件设计： 1．指令译码器 功能要求：4-10译码器。 2．控制单元 功能要求：指令系统有 10条不同类型的指令。包括：清除累加器指令CLA，累加器取反指 令COM，算术右移一位指令SHR，循环左移一位指令CSL，停机指令STP，加法指令ADD X， 存数指令STA X，取数指令LDA X，无条件转移指令JMP X，有条件转移（负则转）指令BAN X等。根据每条指令的功能和时序，分析其执行过程中需要在各个阶段产生的全部微操作， 导出产生这些微操作控制信号的逻辑表达式（用积之和式表示）。并且能够正确产生10条不 同指令在执行中（每个机器周期、每个节拍）发出的全部微操作。 系统设计框图： 抽象图（本系统主要由一个4-10译码器和控制单元组成）： Q19 … Q0 … T0 t0 q19 …… q0 m0 M0 T1 t1 控制单元 m1 M1 T2 t2 d9 … d0 m2 M2 I9 … I0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 4-10译码器 S A3 A2 A1 A0 各模块设计框图： 1.4-10译码器： 原理图： Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 4-10译码器 S A3 A2 A1 A0 工作原理： S是工作信号，当S=1时，4-10译码器工作；当S=0时，4-10译码器不工作。A （0-3）是 输入信号，Y （0-9）是输出信号。 真值表如下： S A3 A2 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 0 0 0