三相正弦波发生器（Three-phase sine wave generator）.docVIP

三相正弦波发生器（Three-phase sine wave generator） 图书馆的IEEE； 使用ieee.std_logic_1164.all； 使用ieee.std_logic_unsigned.all； spwm3phase是实体 港口 （ 时钟：在std_logic；-- 10mhz out_ap：出std_logic； out_an：出std_logic； out_bp：出std_logic； out_bn：出std_logic； out_cp：出std_logic； out_cn：出std_logic； phase_a_polarity：出std_logic； phase_b_polarity：出std_logic； phase_c_polarity：出std_logic ）； 最后spwm3phase； 是的spwm3phase建筑body_spwm3phase 恒死区：整数：= 4；——单位0.2us 信号rom_adds：std_logic_vector（7到0）； 信号rom_out：std_logic_vector（7到0）； 信号sampling_count：std_logic_vector（7到0）；0 ~ 199 信号cyc_count：std_logic_vector（7到0）；0 ~ 249 信号clk_div2：std_logic； 信号sampling_pn：std_logic；--为正半周0 信号phase_a_pn：std_logic；--为正半周0 信号phase_b_pn：std_logic；--为正半周0 信号phase_c_pn：std_logic；--为正半周0 信号phase_a_pnnode：std_logic；--为正半周0 信号phase_b_pnnode：std_logic；--为正半周0 信号phase_c_pnnode：std_logic；--为正半周0 信号phase_a_pnlock：std_logic；--为正半周0 信号phase_b_pnlock：std_logic；--为正半周0 信号phase_c_pnlock：std_logic；--为正半周0 信号phase_a_adds：std_logic_vector（7到0）； 信号phase_b_adds：std_logic_vector（7到0）； 信号phase_c_adds：std_logic_vector（7到0）； 信号phase_a_data：std_logic_vector（7到0）； 信号phase_b_data：std_logic_vector（7到0）； 信号phase_c_data：std_logic_vector（7到0）； 信号phase_a_count：std_logic_vector（7到0）； 信号phase_b_count：std_logic_vector（7到0）； 信号phase_c_count：std_logic_vector（7到0）； 信号phase_a_cntena：std_logic； 信号phase_b_cntena：std_logic； 信号phase_c_cntena：std_logic； 信号state_rdrom：整数范围0到7； 信号state_phase_a：整数范围0到3； 信号state_phase_b：整数范围0到3； 信号state_phase_c：整数范围0到3； 信号phase_a_deadtime：整数范围0到7； 信号phase_b_deadtime：整数范围0到7； 信号phase_c_deadtime：整数范围0到7； 成分rom_spwm 港口 （ 地址：在std_logic_vector（7到0）； 问：出std_logic_vector（7到0） ）； 端部件； 开始 U1：rom_spwm端口映射（地址= rom_adds，Q = rom_out）； P1：过程（CLK）--时钟二分频，产生0.2us采样时钟（0.2 * 250 = 50US，周期50us对应20kHz，脉宽范围0 ~ 249） 开始 如果clkevent和时钟=“1”然后 clk_div2 =不clk_div2； 最后如果； 结束进程； P2：过程（CLK）--脉宽周期计数及三相调制计数（每半周200个采样周期，50us * 200 = 10ms） 开始 如果clkevent和时钟=“1”和“1”然后clk_div2 = 如果cyc_count = 249 cyc_count =； 其他的 cyc_count = cyc_count + 1； 最后如果； 如果cyc_count = 249 if sampling