互连与互连优化.pptVIP

第14章 互连Coping with Internection 集成电路设计系列 本章概要 概述 互连电阻 互连电容 互连电感 互连延时模型 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 3 9。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第3章和第9章。 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley Sons, Inc., 2002. Chapters 14. 中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第14章。 接触电阻 互连与硅及多晶之间的接触（有源接触孔） 不同互连层之间的接触（通孔） 降低接触电阻的途径 信号线尽量保持在同一层上 增大接触孔，但效果不明显（因电流集聚效应使电流集中在接触孔的周边） 增多接触孔 0.25μm CMOS工艺接触电阻典型值 有源接触孔5～20Ω 通孔1～5 Ω 导线对衬底的电容 底面 边缘 导线之间的电容 同层 异层 互连线的形状与尺寸 互连线与衬底的距离 互连线周围的介质 互连线与周围导线的距离 电感的估算 当周边电介质的介电常数为ε、导磁率为μ时，一条导线单位长度的电容c和电感l满足以下关系 电感对电路性能的影响 振荡与过冲效应 阻抗失配引起的信号反射 导线间的电感耦合 Ldi/dt引起的开关噪声 何时需考虑电感 很长的互连线 极高的频率：～1GHz 低电阻率的互连材料；如Cu RC树 只有1个输入节点s 所有节点的电容都是对地的电容 无闭合的电阻回路 导线的传播延时tpRC≥驱动门的传播延时tpgate 互连线的长度临界长度 导线输入信号的上升（下降）时间导线的上升（下降）时间RC 局部导线：长度按与其它尺寸同样的比例（S1）缩小→延时不变 长度不变：长度不缩小，其它尺寸按同样比例（S1）缩小→延时加长 全局导线：长度按比例（ Sc1）增大，其它尺寸按同样比例（S1） 缩小→延时大大加长，如时钟信号及数据与指令总线 采用Cu导体取代Al导体→电阻率下降1.6倍→降低R 局部导线 置于较低的互连层 密集，较薄 重在提高集成密度和降低电容 全局导线 置于较高的互连层 宽厚，间距较大 重在降低导线电阻 降低地址线延时的方法（续） 方案3：采用旁路金属线，每隔k个存储单元与多晶连接1次 延时∝（k/2)2，主要取决于每个单元的多晶长度 k越小，降低延时的效果越好，但集成密度越低 若在1024个单元地址线中，每隔16个单元与旁路线连接1次，可使延时减少约4000倍 多级门链：插入中间缓冲器可使总的传播延时? 长互连线：插入中间缓冲器可使总的互连延时? 阶跃输入信号沿线的传播速度 传输线单位长度的传播延时 波传播dx距离需对电容cdx充电的电流 传输线的特征阻抗 实例: 信号传播过印制板上的20cm长导线，所需时间1.5ns 信号传播过芯片上的10cm长导线，所需时间0.65ns 输入信号的上升或下降时间传输线的飞行时间： 对1cm的芯片上导线，tr150ns 对50cm的PCB导线，tr8ns 导线的总电阻传输线的特征阻抗 ： 导线长度满足条件（由上面两个限制决定）： 传输线无损条件： 利用MOSFET实现阻抗，通过调整FET尺寸实现阻抗的匹配 0.25μm CMOS工艺，W=53μm的nFET与W=135μm的pFET组合可实现50Ω的阻抗 串扰Crosstalk：两条互连线间距很近时，一条线上的脉冲电压通过寄生电容耦合(或电感耦合,但在目前的工艺中不重要）在另一条线上引起寄生信号。 串扰的大小取决于线间耦合电容的大小(Cc)以及线间电压差随时间的变化速率(dV12/dt)。 尽量避免节点浮空 对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线 在时序允许的前提下，尽量加大信号的上升（下降）时间，但会使开关功耗加大 在敏感的布线网络中采用差分信号传输方法，使串扰信号成为不影响电路工作的共模信号源 相邻（同层，异层）导线尽量不要平行，相邻层尽量垂直走线，平行走线尽量远离 在两个信号线之间加一条屏蔽线，或者在两个信号层之间加一个屏蔽层，屏蔽线或屏蔽层接GND或VDD，使线间电容成为接地电容，但会增加电容负载 假定X、Y、Z上的信号同时翻转 最坏情形 X、Z翻转方向相同且均与Y相反→Cc两端的电压摆幅是信号摆幅的2倍→等效电容负载为CL=CGND+4Cc→串扰使延