VerilogHDL语法规范.pdf

LOGO Verilog HDL语言设计规范 （第三部分） 主讲：何宾 Email ：hebin@mail.buct.edu.cn 2013.10 Verilog HDL数据类型 Verilog HDL数据类型包括 ： 值的集合、网络和变量、向量、强度、隐含声明、 网络类型、寄存器类型、整数/实数/时间、数组、参数和 Verilog名字空间。 Verilog HDL数据类型 --值的集合 Verilog HDL有下列四种基本的值：  0 逻辑0或“假”状态。  1 逻辑1或“真”状态。  x （X ） 未知状态，对大小写不敏感。  z （Z ） 高阻状态，对大小写不敏感。 Verilog HDL数据类型 --值的集合 注意： 这四种值的解释都内置于语言中。如一个为z 的值总是 意味着高阻抗，一个为0的值通常是指逻辑0 。 在门的输入或一个表达式中的为‘z ’的值通常解释成 ‘x ’。 Verilog HDL数据类型 --网络和变量 在Verilog HDL中，根据赋值和对值的保持方式不同， 可将数据类型主要分为两大类 ： 网络型 变量型 这两类数据也代表了不同的硬件结构。 Verilog HDL数据类型 --网络和变量 一、网络声明 网络表示器件之间的物理连接，需要门和模块的驱动。 网络类型不保存值（除trireg 以外），其输出始终根据输入的 变化而变化。 对于没有声明的网络，其默认类型为1位（标量）wire类型。 Verilog HDL禁止对已经声明过的网络、变量或参数再次声明。 Verilog HDL数据类型 --网络和变量 net声明的语法格式如下 ： net_type [range] [delay] net_name[,net_name]; 其中：  net_type 表示网络型数据数据的类型。  range 用来指定数据为标量或矢量。若没有声明范围，则表示数据类 型为1位的标量。否则，由该项指定数据的矢量形式。 Verilog HDL数据类型 --网络和变量  delay 指定仿真延迟时间。  net_name 网络名字。可以一次可定义多个网络，用逗号分开。 Verilog HDL数据类型 --网络和变量 例：网络声明的Verilog HDL描述的例子 wand w; // 一个标量wand类型net tri [15: 0] bus; // 16位三态总线 wire [0: 31] w1, w2; // 两个32位wire ，MSB为bit0 Verilog HDL数据类型 --网络和变量 二、变量声明 变量是对数据存储元件的抽象。 从一次赋值到下一次赋值之前，变量应当保持一个 值不变。 程序中的赋值语句将触发存储在数据元件中的值改 变。 V