一种采用半速结构的CMOS串行数据收发器的设计-Journalof.PDF

第 26 卷 　第 1 期 半 　导 　体 　学 　报 Vol. 26 　No. 1 2005 年 1 月 　　 CHINESE JOURNAL OF SEMICONDUCTORS 　　Jan. ,2005 一种采用半速结构的 CMOS 串行 数据收发器的设计 黄 　林 　郭 　淦 　叶菁华 　陈一辉 　洪志良 ( 复旦大学微电子学系 , 上海　200433) 摘要 : 设计了一种单片集成的 CMOS 串行数据收发器. 该收发器用于线上速率为 125Gb/ s 的千兆以太网中 ,全集 成了发送和接收的功能 ,主要由时钟发生器、时钟数据恢复电路、并串/ 串并转换电路、线驱动器和均衡器组成. 为 μ 了降低系统设计难度和电路功耗 ,收发器采用了半速率时钟结构. 电路采用 18V 018 m 1P6M CMOS 数字工艺 ,芯 片面积为 20mm ×19mm. 经 Cadence Spectre 仿真验证以及流片测试 , 电路工作正常,功能良好. 关键词 : 收发器 ; 时钟发生器 ; 时钟数据恢复 ; 线驱动器 ; 均衡器 ; 并串/ 串并转换 EEACC : 1280 ; 2570D ; 6240Z ( ) 中图分类号: TN432 　　　文献标识码 : A 　　　文章编号 : 2005 收的功能 ,实现了 IEEE8023z 标准千兆以太网物理 1 　引言 层中物理介质附加子层的全部功能. 随着集成电路性能的不断提高和网络技术的日 2 　系统结构 益发展 ,人们对通信带宽的要求也越来越高. 高速串 行数据通信已成为处理器与外设互连、多芯片间互 收发器的体系结构如图 1 所示 ,包含发送路径 ( ) ( 连、高速硬盘接口 如 SATA 、串行网络接口 如 和接收路径. 发送器路径包括输入锁存器、并串转换 FireWire , Ethernet 和 SONET) 等 的 重 要 组 成 部 电路、线驱动器和时钟发生器. 从基带过来的以 8B/ 分[1～4 ] . 过去千兆以上的高速串行连接一般采用 ( ) 10B 方式编码的 10 位并行数据 TX DATA 首先通 GaAs 或双极工艺实现 , 由于 CMOS 工艺在成本、功 ( ) 过 125MHz 的系统时钟 TBC 锁存到输入锁存器中 , 耗以及集成度上的优势 ,用 CMOS 工艺实现类似的 并串转换电路利用片上时钟发生器产生的高速时钟 连接器有着显而易见的优点. CMOS 技术的劣势在 将并行数据转换为 125Gb/ s 的串行数据. 线驱动器 于其相对较低的截止频率. 传统全速结构的时钟频 将高速串行数据转换为适合电缆传输的信号 ,并提 率等于数据传输率 , 数据率的不断提高将不利于 供足够的电流以驱动特征阻抗为 75Ω的电缆. CMOS 技术在高速通信系统中的进一步应用. 因此 接收器路径包括均衡器、时钟数据恢复电路和 有些设计开始采用半速时钟或多相时钟结构[5