常用时序逻辑电路设计.pptVIP

时序逻辑电路特征 等效于组合逻辑电路＋记忆性元件 输出不仅与当前的输入有关，而且与内部记忆性元件的当前状态有关 记忆性元件一般是各种触发器如RS触发器、D触发器以及锁存器 PLD器件中一般都集成D触发器，便于设计各种时序逻辑电路 RS触发器的实现 VHDL语言实现： Entity rs is port( nr, ns: in std_logic; q, nq: out std_logic); End rs; Architecture rtl of rs is signal tq,tnq: std_logic; Begin tq=not (tnq and ns); tnq=not (tq and nr); q=tq; nq=tnq; End rtl; 锁存器的实现 VHDL语言实现： Entity latch is port( clk, d: in std_logic; q: out std_logic); End latch; Architecture rtl of latch is begin process(clk, d) begin if (clk=1 ) then q=d; end if; end process; End rtl; D触发器实现 VHDL语言实现： Entity dff