使用VerilogHDL设计2位16进制计数器由DE2的KEY0输入计数值在HEX1HEX0上显示计数值.docVIP

FPGA实验 实验二 实验目的： 学习计数器的设计、仿真和硬件测试方法。 实验内容及步骤： 1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。 2.使用嵌入式逻辑分析仪进行仿真； 3.将实验程序下载到DE2运行。 实验注意事项：去抖动 程序： module jishu(clk,k,Rst,x0,x1,Clk,K,C,key); input clk,k,rst; output [6:0]x1; output [6:0]x0; reg [3:0]g1; reg [3:0]g0; reg [19:0]C; reg[9:0]K; always @(clk) if (C20’d5000)C=C+1,Clk=0; else C=0,Clk=1;end always @(Clk) if(K10d20)K=K+1,Key=0; else K=0,Key=1;end always @(posedge Clk ot negedge Rst)begin if(!Rst) g0=0,g1=0; else if(!Key)begin if(g04’d15)g0=g0+1; else g0=4’b0000;end end always @(g0) if (g0==4’d15) if(g14’d15) g1=g1+1; else g1=4’b0000;end end always @(g0) begin case (g0) 4b0000:x0=7b 1000000; 4b0001:x0=7b 1111001; 4b0010:x0=7b 0100100; 4b0011:x0=7b 0110000; 4b0100:x0=7b 0011001; 4b0101:x0=7b 0010010; 4b0110:x0=7b 0000010; 4b0111:x0=7b 1111000; 4b1000:x0=7b 0000000; 4b1001:x0=7b 0011000; 4b1010:x0=7b 0001000; 4b1011:x0=7b 0000011; 4b1100:x0=7b 1000110; 4b1101:x0=7b 0100001; 4b1110:x0=7b 0000110; 4b1111:x0=7b 0001110; endcase end always @(g1) begin case (g1) 4b0000:x1=7b 1000000; 4b0001:x1=7b 1111001; 4b0010:x1=7b 0100100; 4b0011:x1=7b 0110000; 4b0100:x1=7b 0011001; 4b0101:x1=7b 0010010; 4b0110:x1=7b 0000010; 4b0111:x1=7b 1111000; 4b1000:x1=7b 0000000; 4b1001:x1=7b 0011000; 4b1010:x1=7b 0001000; 4b1011:x1=7b 0000011; 4b1100:x1=7b 1000110; 4b1101:x1=7b 0100001; 4b1110:x1=7b 0000110; 4b1111:x1=7b 0001110; endcase end end module 实验结果：