实验二 Architecture Wizard和PACE实验.doc

实验二 Architecture Wizard与PACE实验 ISE结构向导（architecture wizard）可快速配置高性能芯片特性，时钟向导(Clocking Wizard)功能则支持对Virtex-II ProTM系列器件进行高级内部FPGA时钟配置。 PACE（ISE引脚和区域约束编辑器）通过易于使用的图形接口提供了高级引脚管理和逻辑区块平面规划能力PACE包括了针对并发开关输出（SSO）的关键工程规则检查功能，可帮助确定潜在地反弹问题。 实验目的1）熟悉并使用Architecture Wizard； 2）掌握如何例化DCM模块单元； 3）熟悉并使用PACE。 实验内容1）使用Architecture Wizard生成DCM模块单元； 2）将例化DCM模块单元添加到工程； 3）使用PACE进行引脚位置锁定。 实验背景知识Architecture Wizard 简介 设计结构向导Architecture Wizard 是 ISE 集成的设计工具，能辅助设计数字时钟管理模块（DCM，Digital Clock Manager）和高速I/O 收发器（Rocket I/OTM transceivers）。 数字时钟管理模块DCM是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块在时钟的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。 DCM的主要优点在于： 实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制； 时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。对于DCM模块来说，其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。 DCM内部是DLL结构，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个phaseshift（相移），可以从0变到255。可以假设内部结构里从clkin到clk_1x之间应该有256根延时线（实际上，由于对不同频率的时钟都可以从0变到255，延时线的真正数目应该比这个大得多）。DCM总会把输入时钟clkin和反馈时钟clkfb相比较，如果它们的延迟时差不等于所设置的phaseshift，DCM就会改变在clkin和clk_1x之间的延时线数目，直到相等为止。这个从不等到相等所花的时间，就是输出时钟锁定的时间，相等以后，lock_flag标识才会升高。当DCM发现clkin和clkfb位相差不等于phaseshift的时候，才去调节clk_1x和clkin之间延时，所以如果clk_1x和clkfb不相关的话，那就永远也不能锁定了. PACE 简介 引脚与区域约束编辑器 PACE（Pinout and Area Constraints Editor）是一个具有图形化接口的约束输入工具，其主要功能如下： 指定引脚分配：设计者可以使用引脚分配功能指定 I/O 位置、I/O 组（bank）、I/O 标准和禁止 I/O分配至特定引脚、使用 DRC 检查 I/O 分配是否正确。 附加区域约束：PACE 能够以图形化的方式显示器件资源和引脚的分布，设计者可以编辑区域约束并观察逻辑和引脚之间的连接情况。 浏览设计层次：PACEd 设计层次浏览器能显示设计的层次，以及各层次的资源占用情况，这对复杂的设计有很重要的作用。 实验准备 （1）将光盘下03. Examples of Program 实验程序目录下的01. ISE9.1 文件夹拷贝到E：盘根目录下； （2）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； （3）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （4）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮若有不亮的，请断开电源，检查电源； （5）打开超级终端。 实验步骤包括DCM模块生成、DCM组件例化、管脚分配、超级终端的使用、UART 实时时钟操作等（1）使用 Architecture Wizard 生成 DCM 模块单元1）选择 Start → Programs → Xilinx ISE 9.1i → Project Navigator，进入 ISE 的 Project Navigator 环境； 2选择 File → Open Project，并指向如下目录，选择 arwz_pace.ise 打开工程； Veri