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电CPLD课程设计抢答器
西安文理学院物理与机械电子工程学院
课程设计报告
专业班级 10级电子信息工程2班
课 程 CPLD/FPGA技术及应用
题 目 四路抢答器
学 号 08101100203
姓 名 王景
同 组 人 李斌
成 绩
2013年6月
一、设计目的
（1）熟练掌握EDA工具软件QuartusII的使用；
（2）熟练用VHDL硬件描述语言描述数字电路；
（3）学会使用VHDL进行大规模集成电路设计；
（4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性；
（5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力；
二、系统总体设计
设计原理及思路：
将该任务分成八个模块进行设计，分别为：倒计时模块、分频模块、判断模块、时钟模块、记分模块、加1模块、显示译码模块等组成，最后是顶层文件工程。
系统组成框图
详细设计
（1）、时钟时钟模块
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity f01ms is
Port (CLK:in std_logic;
CP:out std_logic);
end f01ms;
architecture Behavioral of f01ms is
signal a:integer range 0 to 500;
begin
process(CLK)
begin
if(CLKevent and CLK=1) then
if a=499 then
a=0;
else
a=a+1;
end if;
case a is
when 0 to 249=CP=1;
when 250 to 499=CP=0;
when others =CP=Z;
end case;
end if;
end process;
end Behavioral;
封装图：
、抢答判断
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity panduan is
Port ( CLR : in STD_LOGIC;
EN : in STD_LOGIC;
A,B,C,D : in STD_LOGIC;
LEDA : out STD_LOGIC;
LEDB : out STD_LOGIC;
LEDC : out STD_LOGIC;
LEDD : out STD_LOGIC;
FALSE : out STD_LOGIC_VECTOR (3 downto 0);
Q : out STD_LOGIC_VECTOR (3 downto 0));
end panduan;
architecture a of panduan is
signal tmp:std_logic_vector(3 downto 0);
signal tag:std_logic;
begin
tmp=abcd;
process(CLR,en,a,b,c,d,tmp)
begin
if clr=1then
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