MAX10时钟和PLL用户指引.PDF

下载文档 降价啦

231
0
约12.65万字
约 60页
2017-10-14 发布于天津
举报
版权申诉
保障服务

MAX10时钟和PLL用户指引.PDF

1、本文档共60页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

MAX10时钟和PLL用户指引

MAX 10 时钟和 PLL 用户指南 UG-M10CLKPLL 2017.02.21 ® ® Intel Quartus Prime 设计套件的最后更新 : 16.0 订阅反馈内容内容 ® 1 MAX 10 时钟和 PLL 概述 4 1.1 时钟网络概述 4 1.2 内部振荡器概述 4 1.3 PLL 概述 4 2 MAX 10 时钟和 PLL 体系结构及功能 5 2.1 时钟网络体系结构和特性 5 2.1.1 全局时钟网络 5 2.1.2 时钟管脚介绍 5 2.1.3 时钟资源6 2.1.4 全局时钟网络源 6 2.1.5 全局时钟控制模块 8 2.1.6 全局时钟网络断电 10 2.1.7 时钟使能信号 10 2.2 内部振荡器体系结构和特性11 2.3 PLL 体系结构和特性 12 2.3.1 PLL 体系结构 12 2.3.2 PLL 特性 13 2.3.3 PLL 位置 14 2.3.4 时钟管脚到 PLL 的连接16 2.3.5 PLL 计数器与 GCLK 的连接 16 2.3.6 PLL 控制信号 17 2.3.7 时钟反馈模式 17 2.3.8 PLL 外部时钟输出 20 2.3.9 PLL 的 ADC 时钟输入22 2.3.10 扩频时钟 22 2.3.11 PLL 可编程参数 22 2.3.12 时钟切换 25 2.3.13 PLL 级联 28 2.3.14 PLL 重配置 29 3 MAX 10 时钟和 PLL 设计考量 31 3.1 时钟网络设计考量31 3.1.1 指南：时钟使能信号 31 3.1.2 指南：连接限制 31 3.2 内部振荡器设计考量 31 3.2.1 指南：连接限制 31 3.3 PLL 设计考量 32 3.3.1 指南：PLL 控制信号 32 3.3.2 指南：连接限制 32 3.3.3 指南：自复位 32 3.3.4 指南：输出时钟 32 3.3.5 指南：PLL 级联 33 3.3.6 指南：时钟切换 33 3.3.7 指南：PLL 重配置中的 .mif 流 34 MAX 10 时钟和 PLL 用户指南 2 内容 3.3.8 指南：PLL 重配置的 scandone 信号 34 4 MAX 10 时钟和 PLL 实现指南 35 4.1 ALTCLKCTRL IP 内核35 4.2 ALTPLL IP 内核 35 4.2.1 扩展 PLL 锁定范围 36 4.2.2 使用高级参数的可编程带宽 37