基于FPGA的出租车计价器设计毕业论文.docVIP

目录 摘要 2 1．引言: 2 2．系统规范： 2 2.1，出租车计价器的要求： 2 2.2 ，系统组成框图： 2 3 .各模块设计： 3 3.1分频模块： 3 3.1.1,计数器的分频模块： 3 3.1 .3，计数器的分频模块VerilogHDL源代码： 4 3.1 .4,仿真的结果： 4 3.1.5,数码管的分频模块： 4 3.1 .6 ,具体框图： 4 3.1 .7，数码管的分频模块VerilogHDL源代码： 5 3.2，计程模块： 5 3.2.1，计程模块的框图： 5 3.2.2计程模块的VerilogHDL源代码： 5 3.2.3计程模块的仿真结果： 6 3.3计时模块： 7 3.3.1，计时模块的框图： 7 3.3.2，计时模块的VerilogHDL源代码： 7 3.3.3计时模块的仿真结果： 8 3.4，控制模块： 8 3.4.1, 控制模块的框图： 9 3.4.2,控制模块的VerilogHDL源代码： 9 3.4.3，控制模块的仿真结果： 9 3.5，计费模块: 9 3.5.1计费模块的框图： 9 3.5.2，计费模块的VerilogHDL源代码如下所示： 10 3.5.3，计费模块的仿真结果： 10 3.6，数码管显示模块： 11 3.6.1，数码管显示模块的框图： 11 3.6.2，数码管显示的VerilogHDL源代码： 11 3.7，顶层模块： 13 3.7.1，顶层模块的VerilogHDL源代码： 13 4.验证方案： 14 4.1，验证的流程图： 14 4.2，验证的VerilogHDL源代码： 15 4.3，系统仿真： 15 5.综合： 17 5.1， Quartus II软件综合的报表： 17 5.2，综合的RTL级电路： 17 6. 结束语： 18 7.参考文献: 18 基于FPGA的出租车计价器设计2．系统规范： 2.1，出租车计价器的要求： ◇ 行程3公里内（包括3公里），且等待累计时间2分钟内（包括2分钟），起步费为10元； ◇ 3公里外（不包括3公里）以每公里2元，等待累计时间2分钟外（不包括2分钟）以每分钟以1.0元计费。 ◇ 能显示行驶公里数、等待累计时间和最后的总费用。 本计费器的显示范围为0～99元，计价分辨率为1元；计程器显示范围为0～99公里，分辨率为1公里；计时器的显示范围是分钟的显示范围是0—99, 辨率为1分钟。秒的显示范围是0—59。辨率为1秒。 2.2 ，系统组成框图： 出租车的一般计费过程为：出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从0开始计数，费用计数器从10开始计算。再根据行驶里程或停止等待的时间按以上 的标准计费。若在行驶状态，则计程器开始加计数，当路程超过三公里后，计费器以每公里2元累加。若出租车停止等待状态，则计时器开始加计数，当时间超过两分钟后，计费器以每分钟1 元累加。出租车到达目的地停止后，停止计费器，显示总费用。 根据出租车计费器的工作过程，本系统采用分层次、分模块的方式设计，其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块，用来统计路程、等待时间 和总费用，控制模块是用来控制计费模块，数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。系统框图如下所示： 3 .各模块设计： 本系统采用层次化、模块化的设计方法，设计顺序为自下向上。首先实现系统框图中的各子模块，然后由顶层模块调用各子模块来完成整个系统。为了便于显示，这里的路程、时间和费用计数器均用十六进制表示。 3.1分频模块： 3.1.1,计数器的分频模块： 3.1 .2 ，计数器的分频模块具体框图： 此模块的功能是对总的时钟进行分频，分出的频率是让计数器用的，因为总的时钟是50M的。设计该模块的时候用了一个32位的计数器，当计数器计到25_000000的时候产生时钟。在仿真的时候为了方便观察设计了一个8分频的电路。当下载的时候用的是2HZ的时钟 。 3.1 .3，计数器的分频模块VerilogHDL源代码： module div(clk_50M,clk,reset);// 端口的定义 input clk_50M,reset;// 总的时钟是50M output clk;//分频后输的时钟 reg clk; reg [31:0] count;//32位的计数器 always@ (posedge clk_50M or negedge reset)//异步复位 begin if(!reset) begin clk=d0; count=32d0; end else if(count==32d25_000000)// 判断计时器记到了25_000000吗