基于40nm超大规模SoC芯片存储器测试电路设计与实现-电子器件.PDF

第４０卷 第４期 电 子 器 件 Ｖｏｌ４０　 Ｎｏ４ ２０１７年８ 月 ＣｈｉｎｅｓｅＪｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ａｕｇ. ２０１７ ＭＢＩＳＴ Ｄｅｓｉｇｎ ｆｏｒ ｔｈｅ ４０ ｎｍ ＳｏＣ Ｃｈｉｐ ＣＨＥＮ ＤｏｎｇｍｉｎｇꎬＣＨＥＮＧＪｉａｎｂｉｎｇꎬＣＡＩ Ｚｈｉｋｕａｎｇ∗ (Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄ ＥｎｇｉｎｅｅｒｉｎｇꎬＮａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｐｏｓｔｓ ａｎｄ ＣｏｍｍｕｎｉｃａｔｉｏｎｓꎬＮａｎｊｉｎｇ ２１００４６ꎬＣｈｉｎａ) Ａｂｓｔｒａｃｔ:Ｔｈｅ ＭＢＩＳＴ ｔｅｃｈｎｏｌｏｇｙ ｉｓ ｃｏｍｍｏｎ ｕｓｅｄ ｆｏｒ ｔｈｅ ｍｅｍｏｒｙ ｔｅｓｔ ｏｆ ＳｏＣ(Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ)ｃｈｉｐ. Ｂｕｔ ｓｏｍｅ ｐｒｏｂｌｅｍｓ ａｒｅｆｏｕｎｄａｂｏｕｔｔｈｅｔｅｃｈｎｉｑｕｅｗｈｅｎｔｈｅｃｈｉｐｓｅｍｉｃｏｎｄｕｃｔｏｒｍａｎｕｆａｃｔｕｒｉｎｇｐｒｏｃｅｓｓｉｓｔｏ４０ｎｍꎬｓｕｃｈａｓｔｈｅ ｆａｕｌｔ ｍｏｄｅｌ ａｎｄ ｔｈｅ ｔｅｓｔｉｎｇ ａｌｇｏｒｉｔｈｍ ｎｅｅｄ ｔｏ ｂｅ ｒｅｎｅｗ ｆｏｒ ｔｈｅ ｎｅｗ ｆａｕｌｔ ｏｃｃｕｒｒｅｄ ｉｎ ｔｈｅ ｍａｎｕｆａｃｔｕｒｉｎｇ ｐｒｏｃｅｓｓ. Ｆｏｒ ｔｈｅｓｅ ｐｒｏｂｌｅｍｓꎬａ ｎｅｗ ＭＢＩＳＴ ｄｅｓｉｇｎ ｂａｓｅｄ ｏｎ Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ ＬＶ(Ｌｏｇｉｃ Ｖｉｓｉｏｎ)ｐｒｏｃｅｓｓｉｓ ｐｒｏｐｏｓｅｄ. Ｔｈｅ ＰＰＡ(Ｐｏｗｅｒ Ｐｅｒｆｏｒｍａｎｃｅ Ａｒｅａ)ｆａｃｔｏｒｓ ｈａｖｅ ｂｅｅｎ ｃｏｎｓｉｄｅｒｅｄ ｔｏ ｇｅｔ ａｎ ｏｐｔｉｍｉｚｅｄ ＭＢＩＳＴ ｃｉｒｃｕｉｔ ｉｎ ｔｈｅ ｄｅｓｉｇｎ. Ｔｈｉｓ ｄｅｓｉｇｎ ｃｉｒｃｕｉｔ ｈａｓ ｂｅｅｎ ｕｓｅｄ ｉｎ ａ４０ ｎｍ ＳｏＣ ｃｈｉｐａｎｄ ｄｅｃｌａｒｅｄ ｉｔｓｆｅａｓｉｂｉｌｉｔｙ. Ｋｅｙ ｗｏｒｄｓ:ｄｅｓｉｇｎ ｆｏｒ ｔｅｓｔꎻｍｅｍｏｒｙ ｔｅｓｔꎻｂｕｉｌｄ￣ｉｎ￣ｓｅｌｆ ｔｅｓｔꎻｆａｕｌｔ ｍｏｄｅｌꎻｔｅｓｔｉｎｇ ａｌｇｏｒｉｔｈｍ － ＥＥＡＣＣ:１１３０Ｂ　 　 　 　 ｄｏｉ:１０.３９６９/ｊ.ｉｓｓｎ.１００５ ９４９０.２０１７.０４.００７ 基于４０ ｎｍ超大规模 ＳｏＣ芯片 存储器测试电路设计与实现 陈冬明ꎬ成建兵ꎬ蔡志匡∗ (南京邮电大学电子科学与工程学院ꎬ南京 ２１００４６) 摘　 要:针对超大规模ＳｏＣ(Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ)芯片中存储器的测试需求ꎬ首先分析存储器测试中存在的主要问题ꎬ包括新故障 模型和新算法的需求、对电路性能的影响、以及测试成本的增加等ꎮ 针对上述问题ꎬ存储器测试电路设计中ꎬ综合考虑ＰＰＡ (Ｐｏｗｅｒ Ｐｅｒｆｏｒｍａｎｃｅ Ａｒｅａ)等多个设计因素优化测试电路ꎬ包括ＢＩＳＴ(Ｂｕｉｌｄ￣ｉｎ￣Ｓｅｌｆ Ｔｅｓｔ)电路布局、数量、时序、存储器布图规划 等ꎮ 最后在一款４０ｎｍ量产ＳｏＣ芯片上ꎬ应用Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ公司ＬＶ(ＬｏｇｉｃＶｉｓｉｏｎ)流程实现了测试电路设计ꎬ实验结果证明 本方案的可行性和有效性ꎮ 关键词:可测性设计ꎻ存储器测试ꎻ内建自测试ꎻ故障模型ꎻ测试算法 － － － 中图分类号:ＴＮ４０７　 　 　 　 文献标识码:Ａ　 　 　 　 文章编号:１００５ ９４９０(２０１７)０４ ０８１３ ０６ 　 　 半导体制造技术的发展ꎬ使得单位面积芯片上 干扰ꎮ 因此存储器的每个存储单元都可能存在缺 能集成的晶体管数量越来越多ꎬ千万门级集成电路 陷ꎬ如果存储器阵列没有包