CMOS制造工与艺及流程——Good.ppt

* Part 2: Open discussion Mask tooling(0.35um 1P4M logic process ); Design rule (0.35um 1P4M logic process). * Mask tooling 0.35um Logic Process Mask Tooling Information * Brief Design Rule-FEOL * Brief Design Rule-BEOL * 0.35um 1P4M logic process design rule check 0.35um 1P4M logic process design rule Design rule check data * Device Performance- HNMOS window: poly CD:0.45-0.6um * Device Performance- HPMOS window- poly CD:0.45-0.65um * Device Performance-LNMOS window- poly CD:0.32-0.4um * Device Performance- LPMOS window- poly CD:0.32-0.4um * Thanks!! * P-衬底 N+ N+ POLY栅 N- N- 图三：轻掺杂漏结构 N+ N+ POLY栅 P-衬底 图一：传统的漏结构 N- N+ N+ POLY栅 N- P-衬底 图二：双扩散漏结构 源漏的制备（不同结构的截面图） * 源漏的制备 DDD结构是通过向源漏区注磷，砷形成的，首先注入磷，形成轻掺杂N-区，然后再注入砷形成重掺杂区，由于P比As轻，扩散得较快，所以轻掺杂的N-区将N+包围了起来。 LDD结构是通过低能注入P或As形成轻掺杂N-区，并在多晶硅侧面形成氧化物侧墙，然后利用侧墙作为掩膜注入As形成N+区。 * 源漏的制备(工艺流程） * SiO2 源漏的制备 (流程图CROSS SECTION） PLDD NLDD and PLDD IMPL Poly N-Well Si(P) P-Well NLDD * 源漏的制备 (流程图CROSS SECTION） LPTEOS Deposition LPTEOS N-Well SiO2 Si(P) P-Well NLDD PLDD Poly * 源漏的制备 (流程图CROSS SECTION） Spacer etch Poly Spacer N-Well SiO2 Si(P) P-Well NLDD PLDD * 源漏的制备 (流程图CROSS SECTION） Poly NS/D and PS/D Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D * 六，孔的形成 D1采用TEOS+BPTEOS，其中未掺杂的TEOS可以阻挡高温回流过程中BPTEOS中的杂质向POLY及衬底中的扩散；BPTEOS中B，P含量要控制在3-5%。掺B可以降低回流温度，掺P可以减小膜的应力，具有抗潮，吸钠等特性。 介质回流：一般温度在800-900度，监控回流角，高温使BPTEOS流动，台阶平缓，同时使BPTEOS完全稳定，避免出现起球现象，便于AL-1及后段工艺台阶覆盖。 * 孔的形成（接触电阻） VLSI中寄生电阻主要包括源漏扩散区的体电阻，金属和源漏的接触电阻及源漏区的扩展电阻，孔内两种物质接触的状况直接影响到接触电阻的大小，在工艺控制中非常重要，孔的尺寸及源漏区的浓度直接影响接触电阻的大小，溅AL前的清洗也非常重要。 影响接触电阻大小的因素有：接触材料，杂质浓度，孔的大小，合金退火等。 * 孔的形成(工艺流程） * 孔的形成(流程图CROSS SECTION） Poly Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D Deposit D1 D1 * 孔的形成(流程图CROSS SECTION） 。W1 Etch Poly Spacer N-Well SiO2 Si(P) P-Well NS/D PS/D D1 * 七，金属布线（作用） 用作IC的互连线 金属层的材料很多种： -- ALSi；ALSiCu；Cu --当孔尺寸较小时如0.6um以下，为 改善台阶覆盖，热AL工艺取代了传统的冷AL工艺。 * 金属布线（结构） 金属互连线结构为： Ti/TiN+AlSiCu+TiN 1， Ti/TiN Barrier层 溅射Ti/TiN之后，通过RTA快速退火形成TiSi/Ti/TiN结构，可以和Si衬底形成良好的欧姆接触，同时TiN具有稳定的化学和热力学特性，能够阻挡AL，Cu的渗透，防