GZL—cpld讲座2(简单PLD).ppt

可编程逻辑器件CPLD技术及其应用第二部分 硬件基础Ⅰ ------ 简单PLD的结构及原理 1 PLD的基本结构 主要组成部分： 二维逻辑块阵列 输入/输出块 互连资源 结构框图： PLD的逻辑符号表示方法 ：图2 PLD结构框图 PLD的逻辑符号表示方法 PROM及PLA的结构 PAL的结构 PAL输出结构 PAL输出结构（寄存器型） GAL（通用阵列逻辑） 特点： 与矩阵编程，或矩阵固定。 E2CMOS工艺，可电擦写反复编程。 OLMC（输出逻辑宏单元）输出结构，对其编程可进行不同模式的组合，使设计更灵活。 基本结构：(见图P6-图2.4) 8个输入缓冲器和8个反馈/输入缓冲器：提供32(0~31)个输入变量。 8×8个与门：形成与阵列的64个乘积项，产生64×32=2048个可编程单元。 8个OLMC：分别接8个与门和一个三态输出缓冲器，经OLMC编程配置为所需的I/O引脚。⑿⒀⒁和⒄⒅⒆的反馈线通过邻近的OLMC将输出信息反馈至与阵列，实现时序逻辑编程。 CLK输入缓冲器和共用使能OE输入缓冲器： 如图G16V8器件有8个固定输入端（2~9）及最多8个可配置输入端（12~19），输出端最多可配置为8个（12~19）。 OLMC（输出逻辑宏单元） OLMC的基本组成：(见图P7-图2.5) 一个8输入或门及一个异或门构成输出极性可控制的或阵列：其输出极性取决于对结构控制字中XOR(n)的编程（ XOR(n)=0时同相输出， XOR(n)=1时反相输出）。 一个D触发器：对或输出实现寄存，以便构成时序电路。 四个多路选择器：对其进行编程可使OLMC处于不同的功能组态。分别是： 乘积项多路器PTMUX（2选1）：用于控制第一乘积项PT1的功能（输入--1通道，不输入--0通道）。 输出多路器OMUX（2选1）： 用于选择输出信号的类型（组合输出--0通道，时序输出--1通道）。 三态多路器TSMUX（4选1）：用于控制三态输出缓冲器的工作状态（门开通-- 0通道，门关断--1通道，受OE控制-- 2通道，受PT1控制-- 3通道）。 反馈多路器FMUX（4选1）：用于决定反馈信号的来源（来自地〈即无反馈〉-- 0通道，来自邻级输出-- 1通道，来自本级输出-- 2通道，来自D触发器的 端—3通道）。 以上各多路器的状态选择：取决于结构控制字中AC0.AC1(n) （n为引脚号）及SYN的值。 OLMC（输出逻辑宏单元） GAL中有一个由E2CMOS单元组成的64行（位数可不同）熔丝阵列： 与阵列：0~31行，对应32个输入变量，每行64位即32*64个用户单元。 结构控制字：第60行，共82位，由它控制OLMC的模式及极性。如图示（其中SYN为时序控制位：1-组合，0-时序*；各乘积项位：1-编程，0-不编程。） OLMC（输出逻辑宏单元） OLMC的五种组态： 专用输入组态（ AC1(n)=1， AC0=0，SYN=1）：此时，TX=0，三态门关断，输出功能被禁止，本单元作为输入端提供给相邻的OLMC。本级输入来自另一相邻OLMC。 专用输出组态（ AC1(n)=0， AC0=0，SYN=1）：TX=1，OX=0，使异或门输出直接从三态门输出。FX=0，使反馈信号被阻断，输入功能被禁止。 复合输入/输出（I/O）组态（ AC1(n)=1， AC0=1，SYN=1）：TX=第一乘积项，反馈由本级来，由第一乘积项决定该端口状态。 以上三种组态均为组合逻辑。 寄存器输出组态（ AC1(n)=0， AC0=1，SYN=0）：TX=OE，使能时由D的Q端得到输出，同时FX= ，构成时序输出。 寄存器复合（I/O）组态（ AC1(n)=0， AC0=1，SYN=0）： 当有其他OLMC为寄存器输出组态时，该OLMC的复合输入/输出（I/O）组态。此时，OE为全局使能，CLK为全局时钟，而非输入。 以上两种组态均为时序逻辑。 OLMC的三种模式：以上五种组态可归属于三种模式： 简单模式S：第1，2种组态； 复合模式C：第3种组态； 寄存器模式R：第4，5种组态。 OLMC（输出逻辑宏单元） GAL的缺点： 只能用于同步时序逻辑电路； OLMC的利用率不高； 或门的输入乘级项固定（≤8个）； 规模较小，集成度不高； 加密功能易被解除。 * * 图 1 图 2 继续 返 回 返 回 PROM（可编程只读存储器） 与矩阵固定，或矩阵编程。 规模大，利用率低，一次编程（EPROM及EEPROM）。 用于数据存储。 PLA（可编程逻辑阵列）： 与或矩阵均可编程，灵活性最高。 速度慢，功耗高。 缺乏软件支持，应用不广泛。 PAL（可编程阵列逻辑） 与矩阵编程，使输入项增多。 或