NAND Flash调研.docx

NAND Flash调研一、NAND Flash1.12D NAND FlashNAND闪存的基本存储单元以8位或者16位为单位，连成位线，形成所谓的字节(Byte)或字(Word)，这就是NAND闪存的位宽，不同位线的上的基本存储单元会连成字线，如图1.1-1和1.1-2所示。这些线会再组成页，页内分为有效容量区（Data Area）和冗余区（Spare Area），有效容量区存储待存储的数据，冗余区存储与该页有效数据相关的额外信息，多个页组成块，再由块组成整个NAND闪存器件。图1.1-1 NAND 闪存的字线与位线图1.1-2 K9F1208U0M 闪存的整体结构组成在架构上，闪存设备还需要数据传输总线、地址传输总线、命令传输总线、输入输出控制、控制逻辑单元和各类寄存器。总线是闪存在各个寄存器、设备存储结构和输入输出端之间传送数据、地址或命令的传输线束。其中，地址传输总线又分为行地址总线和列地址总线两种。行地址包含了逻辑单元号、块号和页号；列地址指向要获取或更改的数据的起始点所对应的页内偏移。输入输出控制是闪存对外交流数据命令等信息的控制部件。控制逻辑单元负责根据输入命令和状态寄存器进行对应的操作，如数据传输和设备擦写等。在设备工作中，为了暂时存储数据、地址和命令，闪存提供了多种寄存器。每个逻辑单元有一个命令寄存器(Command Register)和一个地址寄存器(Page Register)。命令寄存器和地址寄存器分别用来暂时存储最后得到的命令和地址。此外，每个逻辑单元会有一个状态寄存器(Status Rgister)来储存一些必要的状态值。从工作流程上来看NAND闪存结构如图1.1-3所示：图1.1-3 NAND 闪存设备工作结构示意图1.23D NAND Flash图1.2-12D NAND Flah架构图2D NAND Flash已经是一种较为成熟的高密度存储器技术，图1.2-1为其架构图。它的基本结构是图中的NAND String。每根NAND String上串联了若干浮栅晶体管，每个浮栅晶体管的浮栅是否存有电子分别表示”0”和”1”的状态。在读操作过程中，一条NAND String中未选中字线(ML)加高电压保证相应浮栅晶体管一定导通，选中字线施加话当电平，存“1”浮栅晶体管可导通，存“0”浮栅晶体管不导通，然后选中位线(BL)施加一个读电压，未选中位线施加0V电压。这样，选中的浮栅管若存储数据是“1”，则选中位线到地有一条放电通路，位线电压放电到一个低电平；若浮栅晶体管存储数据是“0”，则选中位线没有放电通路，保持在之前的预充电高电平。选中位线上最终读出电压的不同即可用来区分“1”和“0”的状态。图1.2-2为Samsung提出的3D Horizontal NAND Flash三维结构，图中红色竖直线为局部字线，蓝色竖直线为局部位线，灰色水平线为浮栅品体管共用的导通沟道。图1.2-2（a）3D Horizontal NAND Flash三维结构图（b）浮栅晶体管顶视图3D Horizontal NAND Flash比2D NAND Flash堆叠了更多层，每次操作时需要额外的层选信号SSL控制。图1.2-3中展示了SSL的控制方式，图中处阴影中的浮栅晶体管（“off”管）始终处于导通状态，而阴影外的浮栅晶体管（“on”管）只有在施加高电的时候才导通。这样，要选择某一层，只有在扣应状态为“on”的浮栅晶体管的控制栅上都施加高电平后，这一层才能被选通。图1.2-3(a)SSL层选选通管电路图 (b)SSL操作表为了克服3D Horizontal NAND Flash利浮栅晶体管去完成层选的这一大弊病，Toshiba提出了3D Vertical NAND Flash的架构。图1.2-4、1.2-5为该三维结构示意图，它由三个选通信号共同完成浮栅晶体管的选择过程：BL(Bit Line)，Upper SG，Control Gate。其中，BL与传统2DNAND Flash中位线功能相近，Control Gate负责同时选通多层NAND Flash中的控制栅，而Upper SG负责具体选择工作的层，是层选信号。相对3D Horizontal NAND Flash，3D Vertical NAND Flash已将一条 NAND String中用于选层的浮栅晶体管数量减小到了一个，大大提升了存储效率。图1.2-4 (a)3D Vertical NAND Flash结构图 (b)浮栅晶体管顶视图图1.2-53D Vertical NAND Flash电路图图1.2-6Vertical Gate NAND Flash的布局图1.2-6展示了Vertical Gate NAND Flash的布局,图1.2-73D NAND