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行政院國家科學委員會專題研究計劃成果報告 次 90 奈米低功率高效能 SOI 元件的設計與分析 Analysis and Design for sub-90nm Low Power, High Performance SOI MOSFET 計畫編號：NSC 94-2215-E-390-001 執行期限：94 年 08 月 1 日至 95 年 7 月 31 日 主持人：葉文冠 執行機構及單位名稱:高雄大學電機系 計畫參與人員：賴建銘、許家維 執行機構及單位名稱: 高雄大學電機系 一、中文摘要 RD division in Unite Microelectronic 在這個計劃中，我們與聯華電子公司 Corporation for reliability measurement (UMC)合作，利用目前先進的邏輯製程技 of 0.1um PD-SOI CMOSFET. The SOI 術完成 90 奈米的 SOI 金氧半電晶體，SOI wafer was fabricated on SIMOX wafers 晶片屬於部分空乏型 SOI 以 SIMOX 方法 with 150nm thick Si-active layer and a 製作而成，其中包含 150 nm厚的矽主動層 400nm thick buried oxide film with (Si-active layer)與 200nm 厚的氧化埋層 90nm process. Comparison with (buried oxide layer) 。由於此部分空乏型 conventional bulk-Si device process, SOI 為一特殊結構，此時傳統邏輯製程必須 modified shallow trench isolation (STI) 要被修改，首先在元件隔離上需作些技術上 technology was used for SOI device 的修正，因此我們開發了一新的淺溝渠隔離 fabrication. After STI, channel 技術 (modified shallow trench isolation) ，接 implantation was fulfilled with the 下來通道植入 (channel implantation)也要 assistance using process simulation 簡化，本計劃乃利用 TMA 公司開發的軟體 software supporting by TMA. Then the 來完成通道植入所需之植入條件。接下來的 dual gate CMOSFETs was fabricated 製程大致與 90 奈米邏輯製程相似 (例