在Vivado中实现ECO功能-XilinxForums.PDF

在Vivado 中实现ECO 功能 关于Tcl 在Vivado 中的应用文章从Tcl 的基本语法和在Vivado 中的应用展开，继上 篇《用Tcl 定制Vivado 设计实现流程》介绍了如何扩展甚至是定制FPGA 设计实现流程后， 引出了一个更细节的应用场景：如何利用Tcl 在已完成布局布线的设计上对网表或是布局 布线进行局部编辑，从而在最短时间内，以最小的代价完成个别的设计改动需求。 什么是ECO ECO 指的是 Engineering Change Order ，即工程变更指令。目的是为了在设计的后期， 快速灵活地做小范围修改，从而尽可能的保持已经验证的功能和时序。ECO 的叫法算是从 IC 设计领域继承而来，其应用在FPGA 设计上尚属首次，但这种做法其实在以往的FPGA 设计上已被广泛采用。简单来说，ECO 便相当于ISE 上的FPGA Editor 。 但与FPGA Editor 不同，Vivado 中的ECO 并不是一个独立的界面或是一些特定的命 令，要实现不同的ECO 功能需要使用不同的方式。 ECO 的应用场景和实现流程 ECO 的应用场景主要包含：修改cell 属性、增减或移动cell、手动局部布线。还有一 些需要多种操作配合的复杂场景，例如把RAM （或DSP）的输出寄存器放入/拉出RAMB （或DSP48 ）内部，或是把设计内部信号接到I/O 上作调试probe 用等等。 针对不同的应用场景，Vivado 中支持的ECO 实现方式也略有区别。有些可以用图形 界面实现，有些则只能使用Tcl 命令。但通常可以在图形化界面上实现的操作，都可以改 用一条或数条Tcl 命令来实现。 ECO 的实现流程如下图所示： © Copyright 2015 Xilinx Page 1 第一步所指的Design 通常是完全布局布线后的设计，如果是在工程模式下，可以直 接在IDE 中打开实现后的设计，若是仅有DCP 文件，不论是工程模式或是非工程模式产 生的DCP ，都可以用open_checkpoint 命令打开。 第二步就是ECO 的意义所在，我们在布局布线后的设计上进行各种操作，然后仅对 改动的部分进行局部布局/布线而无需整体重跑设计，节约大量时间的同时也不会破坏已 经收敛的时序。 第三步就是产生可供下载的bit 文件了，此时必须在Tcl Console 中或是Tcl 模式下直 接输入命令产生bit 文件，而不能使用IDE 上的“Generate Bitstream ”按钮。原因是后者 读到的还是ECO 前已经完成布局布线的原始设计，生成的bit 文件自然也无法使用。 修改属性 绝大部分的属性修改都能通过IDE 界面完成，如下图所示。 © Copyright 2015 Xilinx Page 2 比如要修改寄存器的初值INIT 或是LUT 的真值表，用户只需在Vivado IDE 中打开 布局布线后的设计（Implemented Design ），在Device View 中找到并选中这个FF/LUT ， 接着在其左侧的Cell Properties 视图中选择需要修改的属性，直接修改即可。 除了对FF/LUT 的操作外，很多时候我们需要对MMCM/PLL 输出时钟的相移进行修 改。对于这种应用，用户也无需重新产生MMCM/PLL ，与上述方法类似，可以在布局布 线后的Device View 上直接修改。 移动/交换cells 移动/交换cells 是对FF/LUT 进行的ECO 操作中最基本的一个场景，目前也只有这种 情况可以通过图形化实现。如要删减cells 等则只能通过Tcl 命令来进行。 © Copyright 2015 Xilinx Page 3 具体