VHDL加法器设计-Read.docVIP

VHDL加法器设计 设计要求： 采用QuartusII集成开发环境利用VHDL硬件描述语言设计传播进位加法器，直接进位加法器，线形进位加法器，平方根进位加法器，并比较这四种加法器的性能。 为了便于比较性能，将四种加法器都设定为28位。 全加器设计 全加器是上述四种加法器的基础部件，首先应当设计一位全加器。 设计原理： VHDL程序： 仿真结果： 传播进位加法器设计 实际上加法器就是是全加器的级联，其中的每个FA网络为一个全加器（采用上文所述的全加器） VHDL代码： 功能仿真: 延时测定： 由图中的两个时间bar的差值可看出，sum值和cout值几乎同时计算出，其Tdelay=28.332ns （cin无关） 直接进位加法器设计 设计原理： 首先将AB输入转换为PG输入，若每级的P输入都是‘1’则直接将Ci传给Co，否则像传播进位加法器一样计算 其AB-PG转换网络原理： Fa全加器原理： VHDL代码： 功能仿真： 延时仿真： 当通过直接进位网络（图中testp值全部为1时），进位信号有一定提前，但由于计算所有的P值本身也需要一定时间，所以改善并不明显。下图中，第一个图为P全1的情况，进位信号延时为13.2ns，第二个图为普通情况，进位信号延时为14.31ns。 线形进位加法器设计 设计原理： 将AB分成若干块，子块之间级联，每一个子块都预先计算好cin=0和cin=1