用VHDL语言实现ALU的算术运算单元-Read.PDFVIP

第4 卷第3 期 大 连 民 族 学 院 学 报 Vol.4 No.3 2002 年7 月 JOURNAL OF DALIAN NATIONALITIES UNIVERSITY Jul. 2002 用VHDL 语言实现ALU 的 算术运算单元 李 飞 ，尹 飞 ，刘兴成 ，陈兴文 （大连民族学院机电信息工程系，辽宁 大连开发区 116600 ） 摘 要：介绍了利用可编程逻辑器件实现高速8 位ALU 的算术运算单元的设计方法，并 且给出了算术运算单元的顶层原理图和用VHDL 语言编写其子模块的程序. 关键词：算术逻辑存储单元；VHDL 语言；CPLD 中图分类号：TP368.1 文献标识码：A 文章编号：1009-315X （2002）03-0009-03 随着CPLD/FPGA 技术的迅猛发展，在一些实验和应用场合，用可编程逻辑器件代替 普通的集成电路已成为一种必然趋势．它具有高速、灵活、稳定、开发周期短等特点，可 方便、快捷的应用到系统的设计当中．由于算术逻辑存储单元 （ALU ）在运算中对系统性 能的要求很高，而采用普通的中小规模集成电路不但系统庞大，而且稳定性差，因此用可 编程逻辑器件来实现是一种很好的方案．本文作者用VHDL 语言编写其程序，以一个8 位 二进制加法器为核心，实现了算术运算单元的设计，若时钟频率为 100MHz，运算速度为 100ns 左右． 1 总体设计 本算术单元可实现8 位二进制数的加、减、 乘、除运算. 其核心是一个 8 位二进制加法 器．总控制器输出运算选择信号，控制乘法控 制器、除法控制器和加减选择器，运算数据通 而成．其结构过乘法和除法控制器输入加减选 择器，继而进入加法器，作加法运算，结果锁 存到锁存器. 至此，加、减、乘、除的运算完 毕. 原理框图如图1 所示. 图1 原理框图 收稿日期：2001 - 11 - 26. 作者简介：李飞（1980- ），男，河北秦皇岛人，机电系99 级学生. 10 大 连 民 族 学 院 学 报 第4 卷 2 模块设计 图2 顶层原理图 传统的设计方法一般是自底向上设计，而本设计采用自顶向下（TOP-TO-DOWN ）的 设计方法. 模块顶层如图2 所示，其核心是一个8 位二进制加法器．CLR 为总控制器的异 步清零端. PPA、PPS、PPM、PPD 为4 个运算（依次是加、减、乘、除）的选通信号输出 端，A ，B 作为运算数据输入端．PPM、PPD 分别连到乘、除法控制器的选通端. PPA 、PPM 通过或门连到加减选择器的加法选通端，PPS、PPD 通过或门连到减法选通端. 作加减运算时，乘、除法控制器不被选通，加减选择器选通，作出加或减的选择，并 输出相应数据到加法器运算，输出数据锁存到锁存器. 当作乘、除运算时，总控制器在输 出乘、除选通信号的同时，MCK、DCK 也相应输出8 个时钟脉冲. 此时，乘或除法控制器 和加减选择器同时选通，乘法和加法配合，除法和减法配合. 在 8 个时钟脉冲的作用下， 加法器分别作8 次不同的加法运算，最后完成乘或除的运算，并把结果锁存到各自的锁存 器．因为，乘法的结果是 16 位，其它的是8 位（除法无余数），所以要不同的锁存器. 各 锁存器同时受各选通信号PPA 、PPS、PPM、PPD 和乘、除时钟脉冲MCK、DCK 的控制．各 锁存器的数据输出端采用总线复用方式一起联到另一16 位锁存器的输入端，各锁存器依据 选通信号的不同而在总线上呈高阻或数据输出状态．最后，加、减、乘、除运算结果从锁 存器输出．同时输出加、减运算的进位标志. 3 VHDL 语言设计 一般的，硬件描述语言可以在三个层次上进行电路描述，依