第7课 VerilogHDL语言基础.docVIP

第 7 章 Verilog HDL语言基础 7.1 Verilog HDL设计初步 Verilog HDL是一种硬件描述语言，主要用于从行为级、寄存器级（RTL级）、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象既可以是简单的门，也可以是完整的电子数字系统。除此而外，还可用Verilog HDL进行仿真验证、时序分析和逻辑综合等。 7.1.1 Verilog HDL设计流程简介 运用Verilog HDL设计系统一般采用自顶向下分层设计的方法。首先从系统设计入手，在顶层进行功能方框图的划分和结构设计，并用硬件描述语言对高层次的系统行为进行描述所谓行为描述，就是对整个系统的数学模型描述，行为描述的目的是意图通过行为仿真来发现设计中存在的问题。 在系统设计的基础上，进行各个功能模块的设计，以保证能够正确地实现模块所要求的逻辑功能。这种功能级的设计也是要通过硬件描述语言来完成的，主要是要求正确地描述模块的功能和逻辑关系，但不考虑逻辑关系的具体实现。在完成功能设计后，通过相应软件对设计进行逻辑模拟，以验证设计在功能上是否正确，若发现有问题应修改设计。 由于这种逻辑模拟是高层次的系统仿真，所以这一仿真层次的许多Verilog语句不能被综合器所接受，必须将行为方式描述的Verilog语言程序改写为数据流方式（即RTL级）描述的Verilog语言程序，为下一步的逻辑综合作准备