CPLDVHDL语言数字钟(含秒表)设计.docVIP

基于CPLD的VHDL语言数字钟（含秒表）设计 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 功能说明 已完成功能 完成秒／分／时的依次显示并正确计数； 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 定时闹钟：实现整点报时，又扬声器发出报时声音； 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 秒表不能向秒进位，也就是最多只能记时100ms； 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！ 设计方案 数字钟顶层设计 外部输入要求：输入信号有1kHz／1Hz时钟信号、低电平有效的秒／微秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour； 外