实验五-VGA.docVIP

南昌大学实验报告 学生姓名： 赵 震 学 号： 6103414030 专业班级：生物医学工程141班 实验类型：□ 验证 □ 综合 √□ 设计 □ 创新 实验日期： 2016.12.16 实验成绩： 实验五： VGA 彩条信号发生器的设计 实验目的: 1． 了解普通显示器正确显示的时序。 2． 了解 VHDL 产生 VGA 显示时序的方法。 3． 进一步加强对 FPGA 的认识。 实验原理： VGA 显示器在显示过程中主要由五个信号来控制，分别是 R、G、B、HS 和VS。其中 R、G、B 分别用来驱动显示器三个基色的显示，即红、绿和篮，HS是行同步信号，VS 是场同步信号。在做本实验时，由于没有任何显示器驱动，所以显示器工作在默认状态，分辨率：640×480，刷新率：60Hz。在此状态下，当VS和 HS都为低电平时，VGA 显示器显示亮的状态，其正向扫描过程约为 26us。当一行扫描结束后，行同步信号 HS置高电平，持续约 6us后，变成低电平，在HS为高电平期间，显示器产生消隐信号，这就是显示器回扫的过程。当扫描完一场后，也就是扫描完 480行以后，场同步信号 VS置高电平，产生场同步，此同步信号可以使扫描线回到显示器的第一行第一列位置。显示器显示的时序图如下图 2-22 所示： 图 2-22 CRT 显示器时序 设计要求: 本实验要完成的任务就是通过FPGA在显示器上显示一些条纹或图案，要求CRT显示器上能够显示横条纹、竖条纹以及棋盘格子图案。实验中系统时钟选择时钟模块的12MHz，用一个按键模块的S1来控制显示模式，每按下一次，屏幕上的图案改变一次，依次为横条纹、竖条纹以及棋盘格子图案。实验的输出就直接输出到 VGA 接口，通过 CRT 显示器显示出来。 实验箱中用到的数字时钟模块、按键开关与 FPGA 的接口电路，以及数字时钟源、按键开关与 FPGA 的管脚连接在以前的实验中都做了详细说明，这里不在赘述。VGA接口在实验系统的视频输入输出模块。我们可以通模块上的一个三位的跳线来选择 VGA 的三基色信号是通过编解码芯片输出还是直接从FPGA 输出。 其电路图如下图 23-1 所示： 图 23-1 VGA 与 FPGA 的电路连接图 主要仪器设备 微机 1台 QuartusII集成开发软件 1套 EDA实验装置 1套 实验步骤: 1、打开 QUARTUSII 软件，新建一个工程。 2、建完工程之后，再新建一个 VHDL File，打开 VHDL编辑器对话框。 3、按照实验原理和自己的想法，在 VHDL 编辑窗口编写 VHDL程序，用户可参照光盘中提供的示例程序。 4、编写完 VHDL 程序后，保存起来。方法同实验一。 5、对自己编写的 VHDL 程序进行编译并仿真，对程序的错误进行修改。 6、编译仿真无误后，依照数字信号源模块、VGA模块、按键开关模块与 FPGA的管脚连接表或参照附录进行管脚分配。表 23-2 是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。 1.建立工作库文件夹，输入计数器的verilog代码并存盘。 module vga( CLK_50M,RST_N, VGA_HSYNC,VGA_VSYNC, VGA_DATA,SW0,SW1,key ); input CLK_50M; //50MHz input RST_N; //低电平复位 input SW0; input SW1; // 彩条切换按键 input [1:0]key; //图片位置改变 output VGA_HSYNC; //行同步信号 output VGA_VSYNC; //场同步信号 output reg [7:0]VGA_DATA; //VGA信号输出,800*600 //-------------------------------------------------- reg[10:0] x_cnt;//行扫描坐标 reg[9:0] y_cnt; //列扫描坐标 // 行信号的移动 always @ (posedge CLK_50M or negedge RST_N) if(!RST_N) x_cnt = 11d0; else if(x_cnt == 11d1039) x_cnt = 11d0; else x_cnt = x_cnt+1b1; // 场信号的移动 always @ (posedge CLK_50M or negedge RST_N) if(!RST_N) y_cnt = 10d0; else if(y_cnt ==