_vhdl硬体描述语言简介.ppt

VHDL 硬體描述語言數位電路設計實務 第二章 VHDL 硬體描述語言簡介 2-1硬體描述語言 (Hardware Description Language, HDL) 和傳統數位電路設計的優缺點比較 設計者可以不需要考慮實際製造晶片所用的製程技術，邏輯合成工具可以將您的設計相對於不同的製程作不同的轉換、並作最佳化的處理。 在硬體描述語言的設計中、功能的驗證可以在較高的層次 (例如：暫存器轉移層次) 就執行並作修正以符合要求。大部份的錯誤在暫存器轉移層次就可以被修正，和更低層次與實際電路佈置時所會發生的機率比較起來就相對地小多了。 相較於傳統以人工畫圖 (Fully Customize Design) 的設計方式、硬體描述語言的缺點 由於電路的合成完全仰賴於電腦輔助設計工具 (CAD)，然而合成出來的電路未必皆能得到很好的電路設計。也就是電腦輔助設計工具的在合成時所作的最佳化處理仍待加強。其中的一個原因在於：硬體描述語言提供了數種不同的描述方式來設計一個數位電路。功能同樣的電路、由不同人員所描述 (設計) 出來的硬體描述語言，經由電路合成之後、所得到的邏輯閘電路 (Gate-Level) 未必會是相同的。這種問題和寫程式一樣，二個人寫的程式未必會相同、如果是相同的話那很可能是互相抄襲的。 因為使用人工的方式，數位系統設計人員及數位電路工程師可以針對：電路的速度、面積以及功率的消耗 … 等方向作最佳的考量與設計，調校出所希望的電路設計。然而電腦輔助設計工具 (CAD) 並未能對這些方面作全盤性的考量。 2-2 VHDL 的源由 1983 年七月，由 Intermetrics、IBM 以及德州儀器 (Texas Instruments) 發展出來的。 1985年八月，在美國政府的合約之下形成了 VHDL 7.2 版。 1987年十一月，VHDL 成為IEEE 1076-1987 標準。 1988 年，VHDL 成為 ANSI標準。 1993年九月，VHDL 重新標準化以及增強 VHDL。 VHDL 迄今已被國際電工協會 (IEC) 認定為國際標準。 2-3 VHDL 的特色 提供多種不同的設計方法 (design methodology)。 不同的製程特性 (technology independence) 也不用考量。 可以用來設計各式各樣的數位電路。 它是一種硬體描述語言的標準，設計人員可以用它來交換設計的心得。 由 VHDL 衍生出來的標準語言，像是：WAVES、VITAL 以及 Analog VHDL。 2-4 VHDL 硬體描述語言的特性 VHDL 硬體描述語言（VHDL）的特性、如下列各點： VHDL 為一般性的硬體描述語言、易學易用。 VHDL 的語法與 C 語言相似。 VHDL 允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用：電晶體層次 (Transistor Model)、邏輯閘層次模型 (Gate level Model)、暫存器轉移層次 (Register Transfer Level)、資料流模式 (Data Flow Mode)，以及行為模型 (Behavioral Model) 等各種不同層次的表示法來描述所設計的電路。 一般的邏輯合成工具普遍都支援 VHDL。 許多的製造商也都有提供 VHDL 的函數庫。 2-5 VHDL / Verilog 電腦輔助設計工具 ---Quick Logic 的介紹 由 QuickLogic? 公司所設計出來的 QuickWorks 這套電腦輔助設計工具 (CAD)。 可以安裝在個人電腦的 Windows 各種版本視窗作業系統。 具有VHDL / Verilog 電路編譯以及模擬 … 等等功能，作為本書中所有的 VHDL 電路的編譯以及模擬流程 (Compile and Simulation Flow) 。 2-6 VHDL 電路設計、模擬與燒錄的流程 (VHDL design in、 simulation and program flow) --- 使用 QuickLogic 使用 QuickLogic 來實作 VHDL 電路設計、模擬、合成、佈侷 (Placement) 與繞線 (Routing) 與燒錄的流程，包括下列數個步驟： 編輯 VHDL 電路描述 VHDL 電路描述之合成語法檢查 (Synthesizer Syntax Check) 編輯測試碼檔案 (Test Bench File) 測試碼檔案 (Test Bench File) 之模擬語法檢查 (Simulator Syntax Check) 電路的模擬 (Simulation) 電路的佈侷 (Placem