EDA与数字系统设计第2版李国丽等编著CH2ch2-5.pptVIP

第二章 VHDL硬件描述语言 2.1 VHDL概述 2.2 VHDL的数据类型和数据对象 2.3 VHD设计的基本语句 2.4 VHDL高级语句 2.5 VHDL设计实例 2.5 VHDL设计实例 2.5.1 常见的组合逻辑电路设计 2.5.2 常见的时序逻辑电路设计 2.5.3 状态机设计 2.5.1 常见的组合逻辑电路设计 根据逻辑功能的不同特点，可以把数字电路分成组合逻辑电路和时序逻辑电路。常用的组合逻辑电路有3线-8线译码器、8线-3线编码器、七段显示译码器、数据选择器、数据分配器、加法器和数值比较器等。 2.4.1 进程（PROCESS）语句 1. 3线-8线译码器 译码器的功能是将输入的二进制代码翻译成对应的高低电平信号。3线-8线译码器输入A2A1A0三位二进制代码，输出Y7～Y0八个输出信号，EN是控制输入端，当EN=1时，译码器工作，当EN=0时，译码器输出全部是高电平。  例2-5-1 3线-8线译码器的VHDL程序名是DECODER.VHD，程序描述如下: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECODER IS PORT ( A : IN STD_LOGIC_VECTOR( 2 DOWNTO 0) ; EN : IN STD_LOGIC ;