EDA与数字系统设计第2版李国丽等编著CH3ch3-6.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.6 可综合性描述（Coding for Synthesis） 综合是根据厂家提供的单元库，将源代码（Verilog HDL或VHDL）转换成网表的过程。网表是使用硬件描述语言对门级电路的描述，即原理图的语言描述，是单纯的结构性描述，与网表相对应的是门级电路原理图。EDA工具的综合过程包括映射（mapping）和优化（optimization）两部分。在映射完成后，EDA工具按照设计者提供的约束条件（constraint）对设计完成优化，以达到设计要求。约束条件有面积、速度、功耗和可测性等。 可综合性是指电路描述的综合收敛性，也就是说，一个电路的描述在多大程度上可以由EDA工具自动生成合情合理的电路实现。如果设计采用不可综合语句描述，综合器将无法映射，也就无法生成原理图和网表。因此，可综合性是设计中必须考虑的因素之一。 例3-6-1 由assign语句描述的译码器 module decoder ( binary_in , // 四位二进制输入信号 decoder_out , // 十