EDA 第5章 VHDL设计中进阶.ppt

第5章;第5章　VHDL设计进阶;5.1 VHDL语言要素;1.数字 数字型文字可以有多种表达方式：可以是十进制数，也可以表示为二进制、八进制或十六进制等为基的数，可以是整数，也可以是含有小数点的浮点数。现举例如下。;(2)实数：实数必须带有小数点。如; 对以基表示的数而言，相邻数字间插入下划线不影响数值。基的最小数为2，最大数为16，以基表示的数中允许出现A至F的字母，大小写字母意义无区别。 ;2.字符和字符串; ·数位字符串是被双引号引起来的数字序列，数字序列前冠以基数说明符。基数说明符有B、O、X，他们的含义如下。; 3.标识符; (5)允许包含图形符号（如回车键、换行符等），也允许包含空格符。;VHDL的关键字:;4.下标名及下标段名;5.1.2 VHDL数据对象;1.常量（CONSTANT）(常数);注意：;; 变量赋值语句的格式为：;注意： a. 变量的初值可用于仿真，但综合时被忽略。 b. 在进程、子程序中只能声明和使用变量，不能声明信号，但可使用外部信号。 ; 信号赋值语句格式为：;　　在实体中定义的端口,在其结构体中都可以看成一个信号,并加以使用而不必另作定义.; 4.信号与变量的区别; VHDL是一种强数据类型语言.要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且不同的类型之间不能相互赋值,即使相同数据类型,位长不同也不能直接赋值.;1、VHDL的预定义数据类型(编程者可直接使用);2)位（bit） 放在单引号中，如 ‘0’ 或 ‘1’。;;6)自然数（natural） natural是integer类型的子类型，表示非负整数。;10）时间（time）(VHDL综合器不支持);12)综合器不支持的数据类型; 2、IEEE预定义标准逻辑位与矢量;3、其它预定义标准数据类型;如:UNSIGNED（“10000”）= 16;4、用户自定义类型;或写成下面的格式：;如: type color is (blue, green, yellow, red)；;　如：type state1 is(st0,st1,st2,st3);;3)数组类型;定义格式：;：下标范围待定.用到该数组类型时，再填入具体的数值范围．注意:符号””间不能有空格. ;引用数组有两组方法：引用数组元素和引用整个数组。;4)记录类型;例：定义记录类型： ;5）用户定义的子类型; 6.数据类型转换 ;·STD_LOGIC_1164程序包数据类型转换函数;.STD_LOGIC_ARITH程序包数据类型转换函数;[例5-1] - -数据类型转换 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zhh is port(num:in std_logic_vector(2 downto 0); … ); end zhh; architecture behave of zhh is signal in_num :integer range 0 to 5; … begin in_num=conv_integer(num); --数据类型转换 … end behave;;bit_vector和std_logic_vector的区别:;5.1.4 VHDL操作符;表5-2 VHDL操作符列表;接上页;表5-3 VHDL操作符优先级;1) 逻辑运算符 　　在VHDL语言中，共有7种逻辑运算符，他们分别是： NOT 取反； AND 与； OR 或； NAND 与非； NOR 或非； XNOR 异或非（同或）； XOR 异或。 ;注意: ;2) 算术运算符;(b)求积操作符:*（乘）、/（除）、MOD（求模）、REM（取余）;(d)混合操作符： **（乘方）、ABS（取绝对值）;移位操作符的语句格式：;SLL,SRL:逻辑移位，所缺位以0补。; = 等于； /= 不等于； 小于； = 小于等于； 大于 = 大于等于；;4)重载操作符;Evaluation only. C