天津大学数字集成电路第四讲反相器动态特性和设计.ppt

第四讲 反相器动态特性和设计 天津大学电子科学与技术系 VLSI课件 史再峰shizaifeng@tju.edu.cn CMOS反相器 CMOS Inverter的动态开关模型 反相器的寄生电容 瞬态响应 反相器的设计技术 减小CL 负载电容由三部分组成，优秀的版图设计减小漏扩散区的面积 门本身的内部扩散电容，互连线电容，扇出电容 增大晶体管的宽长比W/L：容易引起扩散电容增加（自载效应） 提高VDD，牺牲能量的损耗来换取性能的提高 反相器传播延时与电源电压的关系 反相器延时的推导 一个反相器的延时可表示为 Tp=0.69Req(Cint+Cext)=0.69ReqCint(1+Cext/Cint) Cint 为本征电容（漏端扩散电容） tp0＝0.69ReqCint 为本征延时，或“无负载延时” 假设这个反相器晶体管尺寸（宽度）为参照反相器晶体管晶体管尺寸的S 倍，则该反相器与参照反相器本征电容和晶体管等效电阻间的关系为：Cint=Sciref Req=Rref/S 器件尺寸的影响 NMOS和PMOS尺寸比对延时的影响 对称设计的反相器并不一定得到最小的延时tp0当对称性和噪声容限 不是主要考虑时，可以通过减小PMOS 尺寸来减小延时 反相器链尺寸的确定 如CL 固定: 需要多少反相器级能使延时最小? 如何确定每级反相器的尺寸? 不考虑扩散电容时 考虑扩散区电容时反相器链的总延时 反相器链最小延时 每级尺寸是它相邻两个反相器尺寸的几何平均数 每级具有相同的等效扇出(Cout/Cin)，尺寸放大相同的倍数 每级具有相同的延时 级数N 固定时反相器链的最小延时 例如：级数N = 3 时的最优尺寸比 CL/C1 ＝8 N = 3 f=(8)1/3 = 2 最优级比（等效扇出）与最优级数 最优级比时反相器链的延时 缓冲器设计 引入缓冲级的影响 反相器通过互连线驱动负载时的情形 *TJU. ASIC Center---Arnold Shi *TJU. ASIC Center---Arnold Shi TJIC VDD Vout CL Vin VDD Rn Vout CL Vin = V DD VDD Rp Vout CL Vin = 0 模拟时的输出过冲，是因为反相器的栅漏电容造成的 提高电源电压可以降低延时，即可用功耗换取性能。但超过一定程度后改善有限。 电压过高会引起可靠性问题（氧化层击穿、热电子等） 1)反相器的本征延时tp0 与门的尺寸加大无关，而仅与工艺及版图有关。尺寸加大时，晶体管等效电阻减小但本征电容加大 2)无负载时，增加门的尺寸不能减少延时。 3)有负载时，S 很大时使反相器延时趋于本征延时，因此继续加大尺寸延时将不会有什么改善而只会显著增加面积。 β=1.6延时最小 β=2.4对称瞬态响应 Cg1 CL 15.3 2.8 4 15 4 3 18 8 2 65 64 1 tp f N Y=1 33.1 202 10 001 10 000 24.8 65 1001 1000 16.5 22 101 100 结果数字表示topt/tp0 8.3 8.3 11 10 备注 反相器链 两级反相器 无缓冲器 F